JPS594175A - 電界効果半導体装置 - Google Patents

電界効果半導体装置

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JPS594175A
JPS594175A JP57113253A JP11325382A JPS594175A JP S594175 A JPS594175 A JP S594175A JP 57113253 A JP57113253 A JP 57113253A JP 11325382 A JP11325382 A JP 11325382A JP S594175 A JPS594175 A JP S594175A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、諸領域を接地するのに容量を介して行なう構
成を有する電界効果半導体装置の改良に関する。
従来技術と問題点 （１） 従来、接地を容易にし、且つ、インダクタンス等を減少
せしめるため、第１図に見られるような構造をもってい
る電界効果半導体装置が知られている。
この半導体装置は、バイア・ホール型ＧａＡｓ　−ＦＥ
Ｔと呼ばれ、図はその要部断面図である。
図に於て、１は半導体基板、２はソース電極、３はドレ
イン電極、４はゲート電極、５はバイア・それぞれ示す
。
この装置を回路図で表すと第２図に見られる通りであり
、同記号は同部分を指示している。そして、装置を動作
させるときには、ドレイン電極を正電位（例えば＋３〔
Ｖ〕）、ゲート電極を負電位（例えば−２（Ｖ）　）　
、ソース電極を零電位（接地）とする。
ところで、近年、−電源で半導体装置を動作させること
が強く要求されている。その場合の回路構成としては、
第３図に見られるようなセルフ・（２） バイアス回路が使用される。
第３図に於いて、７はキャパシタ、８は抵抗、９はイン
ダクタをそれぞれ示し、第２図に関して説明した部分と
同部分は同記号で表わしである。
この回路では、ソース電極２が直流的には抵抗８を介し
て接地され、高周波的にはキャパシタ７を介し殆ど直接
接地に近い状態になっているので、ドレイン電極３に例
えば＋５　〔ｖ〕を印加すると、ソース電極２には例え
ば＋２〔■〕が現われ、従って、ゲート電極４にはソー
ス電極２から見れば約−２（’Ｖ）の電圧が印加されて
いることになる。
さて、第１図に示したバイア・ホール型ＧａＡｓ　−Ｆ
ＥＴはソース電極２を容易かつ確実に接地できる半面、
直流的にも高周波的にも接地されてしまうので、この装
置で第３図に見られるようなセルフ・バイアス回路を構
成することば出来ない。尚、バイア・ホール型でない半
導体装置中にキャパシタを形成し、これを介して接地を
行い、直流カットすることは容易であるが、漫然とキャ
パシタを形成して利用するのでは、集積性が悪くなり、
配（３） 線も複雑化し、良好な接地が採れなくなる膚もある。
また、一般に、キャパシタを必要とする回路は、例えば
整合回路等のように極めて多いが、その場合も前記と同
様な問題がある。
発明の目的 本発明は、大容量のキャパシタを有し、接地が良好で、
構造も簡単であり、しかも、種々の回路構成を採ること
が出来るバイア・ホール型電界効果半導体装置を提供す
るものである。
発明の実施例 第４図は、本発明一実施例を表わし、（ａ）は要部断面
図、（ｂ）は回路図であり、第１図乃至第３図で説明し
た部分と同部分は同記号で指示しである。
この実施例が、第１図従来１９１１と相違する点は、バ
イア・ポール電極６八とソース電極２との間の一部に例
えば二酸化シリコン等の絶縁膜１０が介在していること
である。勿論、ソース電極２の一部は半導体基板１にコ
ンタクトしている。従って、基（４） 板裏面電極６を接地すれば、ソース電極２、即ち、ソー
スは大容量のキャパシタを介して接地されることになる
から、ソース電極２を抵抗を介して接地すれば簡単に第
３図と同じソース回路を実現出来るし、また、ソース電
極２を直接接地すれば第２図と同じ回路が直ちに得られ
る。
第５図は、他の実施例を表し、（ａ）は要部断面図、（
ｂ）は回路図であり、第４図で説明した部分と同部分は
同記号で指示しである。
第５図実施例では、ソース電極２の近傍に直流接地電極
１１が形成され、その直下には、バイア・ホール５八が
形成され、直流接地電極１１と基板裏面電極６とはバイ
ア・ホール５Ａを埋めるバイア・ホール電極６Ｂを介し
て連結されている。従って、ソース電極２と直流接地電
極１１とを抵抗で結ぶことに依り、第３図に見られるよ
うなセルフ・バイアス印加用のソース回路を構成するこ
とができ、また、抵抗でなく単なるリードで結べば第２
図の回路になる。
第６図は、更に他の実施例を表し、（ａ）は要（５） ｎ１１１折面図、（ｂ）は回路図であり、第５図で説明
し７た部分と同部分は同記号で指示しである。
第６図実施例では、ソース電極２と直流接地電極１１と
の間に抵抗膜１２を形成しである。この抵抗膜１２は第
３図或いは第６図（ｂ）に於ける抵抗８０役目をするこ
とば云うまでもない。
前記各実施例は主としてバイア・ホール型電界効果半導
体装置をセルフ・バイアスで使用することについて説明
したが、本発明はこれに限らず他に種々と応用すること
ができる。
例えば、キャパシタを介して接地される領域はソースの
みでなく、必要に応じ、ゲート或いはドレインであって
も良い。
第７図は、更に他の実施例を表す回路図である。
これは、ロウ・パス・フィルタ型の整合回路であって、
Ｑは電界効果トランジスタ、Ｌはインダクタ、Ｃはキャ
パシタをそれぞれ示し、このキャパシタＣとして前記バ
イア・ホール型電界効果半導体装置に於けるキャパシタ
を使用できることは云うまでもない。但し、その場合、
キャパシタに（６） 於ける誘電体として用いる絶縁膜は電界効果トランジス
タＱのグー１へに対して形成しなげればならず、従って
、バイア・ホール、バイア・ホール電極等もゲートを対
象としなければならない。
発明の効果 本発明の電昇効果半導体装置に於いては、接地の為のバ
イア・ホール電極とソース或いはゲート或いはドレイン
各電極から選択された電極との間に誘電体である絶縁膜
を設け、大容量のキャパシタを形成した構造になってい
るので、そのキャパシタを設けた電極を高周波的には接
地、直流的には開放の状態とすることができる。従って
、セルフ・バイアス回路を構成する場合やキャパシタを
必要とする整合回路を構成する場合等に簡単に対応する
ことができ、また、占有面積が小さいにも拘わらず、良
好な接地を採ることが可能である等、多くの効果を得る
ことができる。
【図面の簡単な説明】
第１図は従来例の要部断面図、第２図はその回路図、第
３図はセルフ・バイアス回路を表す回路（７） 図、第４図（ａ）、　　（ｂ）は本発明一実施例の要部
断面図及びその回路図、第５図（ａ）、　　（ｂ）は他
の実施例の要部断面図及びその回路図、第６図（ａ）、
　　（ｂ）は他の実施例の要部断面図及びその回路図、
第７図は他の実施例の要部回路図である。 図に於いて、■は半導体基板、２はソース電極、３はド
レイン電極、４はゲート電極、５ばバイア・ホール、６
は基板裏面電極、６絹；バイア・ボール電極、７はキャ
パシタ、８は抵抗、９はインダクタ、１０ば絶縁膜であ
る。 特許用１卯人　　　富士通株式会社 代理人弁理士　　工具　久五部 （外３名） （８） 第１図 第３図 第４図 （ａ） 第４図 （ｂ） 第６図 （ａ） 第７図

Claims (1)

    【特許請求の範囲】
  1. 選択的にバイア・ホールが形成された半導体基板、該半
    導体基板表面の前記バイア・ホールに対向して形成され
    た誘電体である絶縁膜、該絶縁膜及び前記半導体基板表
    面にコンタクトするソース或いはゲート或いはドレイン
    各電極の内から選択された電極、前記バイア・ホールを
    埋めるバイア・ホール電極、前記半導体基板裏面に形成
    され前記バイア・ホール電極と一体的に接続された基板
    裏面電極を備えてなることを特徴とする電界効果半導体
    装置。
JP57113253A 1982-06-30 1982-06-30 電界効果半導体装置 Granted JPS594175A (ja)

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JP57113253A JPS594175A (ja) 1982-06-30 1982-06-30 電界効果半導体装置
DE8383303769T DE3377960D1 (en) 1982-06-30 1983-06-29 A field-effect semiconductor device
EP19830303769 EP0098167B1 (en) 1982-06-30 1983-06-29 A field-effect semiconductor device
US07/105,472 US4751562A (en) 1982-06-30 1987-09-30 Field-effect semiconductor device

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JPH0365016B2 JPH0365016B2 (ja) 1991-10-09

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