JP3468851B2 - モノリシックマイクロ波ｉｃ - Google Patents
モノリシックマイクロ波ｉｃInfo
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- JP3468851B2 JP3468851B2 JP16242194A JP16242194A JP3468851B2 JP 3468851 B2 JP3468851 B2 JP 3468851B2 JP 16242194 A JP16242194 A JP 16242194A JP 16242194 A JP16242194 A JP 16242194A JP 3468851 B2 JP3468851 B2 JP 3468851B2
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- upper electrode
- interlayer insulating
- insulating film
- electrode
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Description
【０００１】
【産業上の利用分野】本発明は、モノリシックマイクロ
波ＩＣ（ＭＭＩＣ）に関する。
波ＩＣ（ＭＭＩＣ）に関する。
【０００２】
【従来の技術】図４を参照して従来例によるＭＭＩＣの
コイルとコンデンサの構成例について説明する。
コイルとコンデンサの構成例について説明する。
【０００３】図４（Ａ）は、コイルとコンデンサを形成
したＭＭＩＣの平面図、図４（Ｂ）は、図４（Ａ）の一
点鎖線Ｂ４−Ｂ４における断面図を示す。半絶縁性Ｇａ
Ａｓ基板５０の表面の所定領域に下部電極５１、誘電体
薄膜５２、上部電極５３がこの順番に積層され、コンデ
ンサを形成している。
したＭＭＩＣの平面図、図４（Ｂ）は、図４（Ａ）の一
点鎖線Ｂ４−Ｂ４における断面図を示す。半絶縁性Ｇａ
Ａｓ基板５０の表面の所定領域に下部電極５１、誘電体
薄膜５２、上部電極５３がこの順番に積層され、コンデ
ンサを形成している。
【０００４】コンデンサに隣接する領域に、上面が上部
電極５３とほぼ同じ高さになるようにポリイミド膜５４
が形成されている。ポリイミド膜５４上に配線５５がス
パイラル状にパターニングされコイルが形成されてい
る。配線５５の一端は、上部電極５３に接続され、他端
は、配線５５を覆う層間絶縁膜５６上に形成されたリー
ド線５７に接続されている。層間絶縁膜５６、リード線
５７上には保護膜５８が形成されている。
電極５３とほぼ同じ高さになるようにポリイミド膜５４
が形成されている。ポリイミド膜５４上に配線５５がス
パイラル状にパターニングされコイルが形成されてい
る。配線５５の一端は、上部電極５３に接続され、他端
は、配線５５を覆う層間絶縁膜５６上に形成されたリー
ド線５７に接続されている。層間絶縁膜５６、リード線
５７上には保護膜５８が形成されている。
【０００５】このように、下部電極５１、誘電体層５
２、上部電極５３からなるコンデンサと配線５５からな
るコイルとが接続された電気回路が形成されている。
２、上部電極５３からなるコンデンサと配線５５からな
るコイルとが接続された電気回路が形成されている。
【０００６】
【発明が解決しようとする課題】ＭＭＩＣを構成する際
には、図４に示すコンデンサとコイルからなる回路は、
ＦＥＴの入力部及び出力部に挿入され、マッチング回路
として使用される。ＭＭＩＣの面積を小さくするため
に、入力部及び出力部の回路を近接して形成すると、入
力側及び出力側のコイルが電磁気的にカップリングし、
フィードバック回路が形成される。このフィードバック
回路のため、発振等の問題が生ずる。
には、図４に示すコンデンサとコイルからなる回路は、
ＦＥＴの入力部及び出力部に挿入され、マッチング回路
として使用される。ＭＭＩＣの面積を小さくするため
に、入力部及び出力部の回路を近接して形成すると、入
力側及び出力側のコイルが電磁気的にカップリングし、
フィードバック回路が形成される。このフィードバック
回路のため、発振等の問題が生ずる。
【０００７】各層の間に接地導体を有した層を挿入する
ことにより、カップリングによる影響を軽減することが
できが、工程増につながり、コスト高になるため好まし
くない。
ことにより、カップリングによる影響を軽減することが
できが、工程増につながり、コスト高になるため好まし
くない。
【０００８】本発明の目的は、低コストでかつ素子間の
電磁気的カップリングによる影響を軽減することができ
るＭＭＩＣを提供することである。
電磁気的カップリングによる影響を軽減することができ
るＭＭＩＣを提供することである。
【０００９】
【課題を解決するための手段】本発明のモノリシックマ
イクロ波ＩＣは、実質的に絶縁性の表面を有する支持基
板と、前記支持基板上の所定領域に形成され、下部電
極、誘電体薄膜及び上部電極がこの順番に積層されたコ
ンデンサと、前記コンデンサを覆い、かつ少なくとも前
記上部電極の一部が露出するように形成された層間絶縁
膜と、前記層間絶縁膜上であって、下方に前記上部電極
が形成されている領域にのみ形成され、内周端が前記上
部電極と接続されたスパイラル状配線と、前記層間絶縁
膜上に形成され、一端が前記スパイラル状配線の外周端
に接続されたリード線とを含む。
イクロ波ＩＣは、実質的に絶縁性の表面を有する支持基
板と、前記支持基板上の所定領域に形成され、下部電
極、誘電体薄膜及び上部電極がこの順番に積層されたコ
ンデンサと、前記コンデンサを覆い、かつ少なくとも前
記上部電極の一部が露出するように形成された層間絶縁
膜と、前記層間絶縁膜上であって、下方に前記上部電極
が形成されている領域にのみ形成され、内周端が前記上
部電極と接続されたスパイラル状配線と、前記層間絶縁
膜上に形成され、一端が前記スパイラル状配線の外周端
に接続されたリード線とを含む。
【００１０】支持基板としてＧａＡｓ基板を用い、Ｇａ
Ａｓ基板上にトランジスタを形成し、コンデンサと接続
してもよい。
Ａｓ基板上にトランジスタを形成し、コンデンサと接続
してもよい。
【００１１】
【作用】コンデンサの上部電極上にのみスパイラル状配
線から構成されたコイルが形成されている。このため、
コイルからの電磁放射の一部は、コンデンサの上部電極
により吸収される。従って、同一基板上に形成された他
のコイルとの電磁気的なカップリングを低減することが
できる。これにより、カップリングが原因となる発振等
を防止することが可能になる。
線から構成されたコイルが形成されている。このため、
コイルからの電磁放射の一部は、コンデンサの上部電極
により吸収される。従って、同一基板上に形成された他
のコイルとの電磁気的なカップリングを低減することが
できる。これにより、カップリングが原因となる発振等
を防止することが可能になる。
【００１２】
【００１３】支持基板とし、ＧａＡｓ基板を用いること
により、各種能動素子を同一基板上に形成することがで
きる。このようにして、小型で電磁気的カップリングの
少ないＭＭＩＣを作製することが可能となる。
により、各種能動素子を同一基板上に形成することがで
きる。このようにして、小型で電磁気的カップリングの
少ないＭＭＩＣを作製することが可能となる。
【００１４】
【実施例】図１を参照して、参考例によるＭＭＩＣの基
本構成について説明する。
本構成について説明する。
【００１５】図１（Ａ）は、ＭＭＩＣの基本構成の平面
図、図１（Ｂ）は、図１（Ａ）の一点鎖線Ｂ１−Ｂ１に
おける断面図を示す。図１（Ｂ）に示すように、半絶縁
性ＧａＡｓ基板１の表面の所定領域に下部電極２が形成
されている。下部電極２の上に、誘電体薄膜３、上部電
極４がこの順番に積層され、上部電極４と下部電極２と
の間でコンデンサが形成されている。
図、図１（Ｂ）は、図１（Ａ）の一点鎖線Ｂ１−Ｂ１に
おける断面図を示す。図１（Ｂ）に示すように、半絶縁
性ＧａＡｓ基板１の表面の所定領域に下部電極２が形成
されている。下部電極２の上に、誘電体薄膜３、上部電
極４がこの順番に積層され、上部電極４と下部電極２と
の間でコンデンサが形成されている。
【００１６】上部電極４の上に層間絶縁膜５が形成され
ている。層間絶縁膜５の上には、図１（Ａ）に示すよう
にスパイラル状の配線６が形成されている。スパイラル
配線６は、コイルとしての機能を有する。スパイラル配
線６の外周端は、上部電極４に接続されている。
ている。層間絶縁膜５の上には、図１（Ａ）に示すよう
にスパイラル状の配線６が形成されている。スパイラル
配線６は、コイルとしての機能を有する。スパイラル配
線６の外周端は、上部電極４に接続されている。
【００１７】さらに、図１（Ｂ）に示すように、スパイ
ラル配線６を覆うように基板全面に層間絶縁膜８が形成
されている。層間絶縁膜８には、スパイラル配線６の内
終端を露出するようにコンタクトホールが設けられてい
る。層間絶縁膜８上には、リード線７が形成され、リー
ド線７はコンタクトホールを介してスパイラル配線６の
内終端に接続されている。
ラル配線６を覆うように基板全面に層間絶縁膜８が形成
されている。層間絶縁膜８には、スパイラル配線６の内
終端を露出するようにコンタクトホールが設けられてい
る。層間絶縁膜８上には、リード線７が形成され、リー
ド線７はコンタクトホールを介してスパイラル配線６の
内終端に接続されている。
【００１８】さらに、リード線７及び層間絶縁膜８を覆
うように保護膜９が形成されている。下部電極２、上部
電極４、スパイラル配線６及びリード線７は、例えば、
金（Ａｕ）で形成され、層間絶縁膜８及び保護膜９は、
例えば、ポリイミドで形成される。また、誘電体薄膜３
は、公知の誘電体材料を使用することができる。
うように保護膜９が形成されている。下部電極２、上部
電極４、スパイラル配線６及びリード線７は、例えば、
金（Ａｕ）で形成され、層間絶縁膜８及び保護膜９は、
例えば、ポリイミドで形成される。また、誘電体薄膜３
は、公知の誘電体材料を使用することができる。
【００１９】図１に示す基本構成においては、コイルは
コンデンサの電極の上に限定して形成されているため、
コイルからの電磁波の放射はコンデンサの上部電極４に
よって一部が吸収される。このため、近傍にコイルとコ
ンデンサからなる他の電気回路が形成されていても、カ
ップリングによる影響を軽減することができる。
コンデンサの電極の上に限定して形成されているため、
コイルからの電磁波の放射はコンデンサの上部電極４に
よって一部が吸収される。このため、近傍にコイルとコ
ンデンサからなる他の電気回路が形成されていても、カ
ップリングによる影響を軽減することができる。
【００２０】なお、図１ではスパイラル配線６の外周端
がコンデンサの上部電極４に接続され、内終端がリード
線７に接続されている場合を示したが、逆の接続構成と
してもよい。すなわち、スパイラル配線６の内周端をコ
ンデンサの上部電極４に接続し、外周端をリード線７に
接続してもよい。この接続構成は、後述の図２に示す増
幅回路への適用例で採用されている。
がコンデンサの上部電極４に接続され、内終端がリード
線７に接続されている場合を示したが、逆の接続構成と
してもよい。すなわち、スパイラル配線６の内周端をコ
ンデンサの上部電極４に接続し、外周端をリード線７に
接続してもよい。この接続構成は、後述の図２に示す増
幅回路への適用例で採用されている。
【００２１】次に、図２を参照して図１に示す基本構成
を増幅回路のマッチング回路として適用した実施例につ
いて説明する。図２（Ａ）は増幅回路の回路図、図２
（Ｂ）は平面図、図２（Ｃ）は図２（Ｂ）の一点鎖線Ｃ
２−Ｃ２における断面図を示す。
を増幅回路のマッチング回路として適用した実施例につ
いて説明する。図２（Ａ）は増幅回路の回路図、図２
（Ｂ）は平面図、図２（Ｃ）は図２（Ｂ）の一点鎖線Ｃ
２−Ｃ２における断面図を示す。
【００２２】図２（Ａ）に示すように、ＭＥＳＦＥＴＴ
ｒのゲート電極が、入力端子ＩＮに接続されるととも
に、抵抗Ｒ１を介して接地され自己バイアスされてい
る。ＭＥＳＦＥＴＴｒのソース電極は、自己バイアス用
の抵抗Ｒ２とバイパスコンデンサＣ１との並列回路を介
して接地され、交流的には接地電位とされている。ＭＥ
ＳＦＥＴＴｒのドレイン電極は、直流カット用のコンデ
ンサＣ２とマッチング用コイルＬ２との直列回路を介し
て出力端子ＯＵＴに接続されている。
ｒのゲート電極が、入力端子ＩＮに接続されるととも
に、抵抗Ｒ１を介して接地され自己バイアスされてい
る。ＭＥＳＦＥＴＴｒのソース電極は、自己バイアス用
の抵抗Ｒ２とバイパスコンデンサＣ１との並列回路を介
して接地され、交流的には接地電位とされている。ＭＥ
ＳＦＥＴＴｒのドレイン電極は、直流カット用のコンデ
ンサＣ２とマッチング用コイルＬ２との直列回路を介し
て出力端子ＯＵＴに接続されている。
【００２３】図２（Ｂ）に示すように、半絶縁性ＧａＡ
ｓ基板１１上の図中右半分にコンデンサＣ２とコイルＬ
２が形成され、図中左半分にコンデンサＣ１と抵抗Ｒ２
が形成され、中央部にＭＥＳＦＥＴＴｒが形成されてい
る。
ｓ基板１１上の図中右半分にコンデンサＣ２とコイルＬ
２が形成され、図中左半分にコンデンサＣ１と抵抗Ｒ２
が形成され、中央部にＭＥＳＦＥＴＴｒが形成されてい
る。
【００２４】図２（Ｃ）に示すように、半絶縁性ＧａＡ
ｓ基板上に形成されたｎ- 型エピタキシャルＧａＡｓ層
１１の図の中央部にショットキゲート電極Ｇ、ソース及
びドレイン領域Ｓ、ＤからなるＭＥＳＦＥＴＴｒが形成
されている。ソース及びドレイン領域は、例えばイオン
注入により所定の濃度のｎ+ 型とされている。また、エ
ピタキシャルＧａＡｓ層２２の活性領域以外の領域は、
さらにｐ型不純物がドープされ半絶縁性とされている。
ｓ基板上に形成されたｎ- 型エピタキシャルＧａＡｓ層
１１の図の中央部にショットキゲート電極Ｇ、ソース及
びドレイン領域Ｓ、ＤからなるＭＥＳＦＥＴＴｒが形成
されている。ソース及びドレイン領域は、例えばイオン
注入により所定の濃度のｎ+ 型とされている。また、エ
ピタキシャルＧａＡｓ層２２の活性領域以外の領域は、
さらにｐ型不純物がドープされ半絶縁性とされている。
【００２５】エピタキシャルＧａＡｓ層１１の表面に
は、ポリイミドからなる層間絶縁膜２２が形成されてお
り、ソース、ドレイン領域Ｓ、Ｄ及びゲート電極Ｇの一
部表面を露出するようにコンタクトホールが形成されて
いる。
は、ポリイミドからなる層間絶縁膜２２が形成されてお
り、ソース、ドレイン領域Ｓ、Ｄ及びゲート電極Ｇの一
部表面を露出するようにコンタクトホールが形成されて
いる。
【００２６】さらに、層間絶縁膜２２表面のドレイン領
域Ｄに隣接する所定の領域には、ドレイン領域Ｄとコン
タクトホールを介してオーミックに接触した下部電極１
２が形成されている。下部電極１２上には、ゲート電極
Ｇ側の一部を除いて誘電体薄膜１３と上部電極１４がこ
の順番で積層され、コンデンサＣ２を形成している。
域Ｄに隣接する所定の領域には、ドレイン領域Ｄとコン
タクトホールを介してオーミックに接触した下部電極１
２が形成されている。下部電極１２上には、ゲート電極
Ｇ側の一部を除いて誘電体薄膜１３と上部電極１４がこ
の順番で積層され、コンデンサＣ２を形成している。
【００２７】層間絶縁膜２２表面のソース領域Ｓに隣接
する所定の領域には、ソース領域Ｓとコンタクトホール
を介してオーミックに接触した下部電極１７が形成され
ている。ゲート電極Ｇ側の一部を除く下部電極７上及び
左方に隣接する層間絶縁膜２２上には、誘電体薄膜１８
が形成されている。誘電体薄膜１８上には、上部電極１
９が形成されており、コンデンサＣ１を形成している。
する所定の領域には、ソース領域Ｓとコンタクトホール
を介してオーミックに接触した下部電極１７が形成され
ている。ゲート電極Ｇ側の一部を除く下部電極７上及び
左方に隣接する層間絶縁膜２２上には、誘電体薄膜１８
が形成されている。誘電体薄膜１８上には、上部電極１
９が形成されており、コンデンサＣ１を形成している。
【００２８】ＭＥＳＦＥＴＴｒ、コンデンサＣ１、Ｃ２
を覆うように層間絶縁膜２０が形成されている。層間絶
縁膜２０には、上部電極１４のほぼ中央部にコンタクト
ホールが形成されている。層間絶縁膜２０上には、図２
（Ｂ）に示すように上部電極１４が形成されている領域
内に限定して、スパイラル状の配線１５が形成されてい
る。スパイラル配線１５の内周端はコンタクトホールを
介して上部電極１４に接続されている。また、スパイラ
ル配線１５の外周端はリード線１６に接続されている。
を覆うように層間絶縁膜２０が形成されている。層間絶
縁膜２０には、上部電極１４のほぼ中央部にコンタクト
ホールが形成されている。層間絶縁膜２０上には、図２
（Ｂ）に示すように上部電極１４が形成されている領域
内に限定して、スパイラル状の配線１５が形成されてい
る。スパイラル配線１５の内周端はコンタクトホールを
介して上部電極１４に接続されている。また、スパイラ
ル配線１５の外周端はリード線１６に接続されている。
【００２９】層間絶縁膜２０上には、スパイラル配線１
５及びリード線１６を覆うように保護膜２１が形成され
ている。図２（Ｂ）に示すように、層間絶縁膜２２表面
に形成されたリード線２３が、ゲート電極Ｇから図の下
方に延在し、図には示さない入力端子ＩＮに接続されて
いる。さらに、エピタキシャルＧａＡｓ層１１の表面に
イオン注入等により形成されたｎ+ 型領域からなる抵抗
Ｒ１を介して接地電位に接続されている。
５及びリード線１６を覆うように保護膜２１が形成され
ている。図２（Ｂ）に示すように、層間絶縁膜２２表面
に形成されたリード線２３が、ゲート電極Ｇから図の下
方に延在し、図には示さない入力端子ＩＮに接続されて
いる。さらに、エピタキシャルＧａＡｓ層１１の表面に
イオン注入等により形成されたｎ+ 型領域からなる抵抗
Ｒ１を介して接地電位に接続されている。
【００３０】下部電極１７は、エピタキシャルＧａＡｓ
層１１の表面に形成されたｎ+ 型領域からなる抵抗Ｒ２
を介して接地電位に接続されている。このように、図２
（Ａ）に示す電気回路が構成されている。
層１１の表面に形成されたｎ+ 型領域からなる抵抗Ｒ２
を介して接地電位に接続されている。このように、図２
（Ａ）に示す電気回路が構成されている。
【００３１】図２（Ｃ）に示すように、スパイラル配線
１５からなるコイルは、図１の基本構成と同様に上部電
極１４上に限定して形成されているため、カップリング
による影響を軽減することができる。
１５からなるコイルは、図１の基本構成と同様に上部電
極１４上に限定して形成されているため、カップリング
による影響を軽減することができる。
【００３２】例えば、１０ｐＦのコンデンサを形成する
ためには、コンデンサの電極を一辺が２００μｍ程度の
正方形とすればよい。この２００μｍ四方の正方形内に
スパイラル配線を形成すると、１０ｎＨ程度のインダク
タンスを有するコイルを形成することができる。１０ｐ
Ｆのキャパシタンスと１０ｎＨのインダクタンスは、１
ＧＨｚ程度のマイクロ波回路のマッチング回路としては
十分な大きさである。
ためには、コンデンサの電極を一辺が２００μｍ程度の
正方形とすればよい。この２００μｍ四方の正方形内に
スパイラル配線を形成すると、１０ｎＨ程度のインダク
タンスを有するコイルを形成することができる。１０ｐ
Ｆのキャパシタンスと１０ｎＨのインダクタンスは、１
ＧＨｚ程度のマイクロ波回路のマッチング回路としては
十分な大きさである。
【００３３】次に、図１の基本構成からなるマッチング
回路を適用した他の増幅回路の参考例について説明す
る。図３（Ａ）は、図２（Ａ）のコイルＬ２の代わり
に、直流カット用コンデンサＣ３のＭＥＳＦＥＴＴｒ側
電極に、バイアス用のコイルＬ３を接続した例を示す。
図３（Ｂ）は、図２（Ａ）のコンデンサＣ２とコイルＬ
２との直列回路の代わりに、コンデンサＣ４とコイルＬ
４との並列回路を挿入した参考例を示す。
回路を適用した他の増幅回路の参考例について説明す
る。図３（Ａ）は、図２（Ａ）のコイルＬ２の代わり
に、直流カット用コンデンサＣ３のＭＥＳＦＥＴＴｒ側
電極に、バイアス用のコイルＬ３を接続した例を示す。
図３（Ｂ）は、図２（Ａ）のコンデンサＣ２とコイルＬ
２との直列回路の代わりに、コンデンサＣ４とコイルＬ
４との並列回路を挿入した参考例を示す。
【００３４】図３（Ｃ）、（Ｄ）は、ＭＥＳＦＥＴＴｒ
のドレイン電極と出力端子ＯＵＴとの間には、直流カッ
ト用のコンデンサＣ２のみを挿入し、マッチング回路を
入力側に挿入した参考例を示す。
のドレイン電極と出力端子ＯＵＴとの間には、直流カッ
ト用のコンデンサＣ２のみを挿入し、マッチング回路を
入力側に挿入した参考例を示す。
【００３５】図３（Ｃ）は、入力端子ＩＮとＭＥＳＦＥ
ＴＴｒのゲート電極との間に、直流カット用のコンデン
サＣ５とマッチング用コイルＬ５の直列回路が挿入され
ている参考例を示す。図３（Ｄ）は、入力端子ＩＮとＭ
ＥＳＦＥＴＴｒのゲート電極との間に、直流カット用の
コンデンサＣ６とマッチング用コイルＬ６の並列回路が
挿入されている参考例を示す。
ＴＴｒのゲート電極との間に、直流カット用のコンデン
サＣ５とマッチング用コイルＬ５の直列回路が挿入され
ている参考例を示す。図３（Ｄ）は、入力端子ＩＮとＭ
ＥＳＦＥＴＴｒのゲート電極との間に、直流カット用の
コンデンサＣ６とマッチング用コイルＬ６の並列回路が
挿入されている参考例を示す。
【００３６】図３（Ａ）〜（Ｄ）において、コイルＬ３
〜Ｌ６とそれぞれに対応するコンデンサＣ３〜Ｃ６との
構成を図１に示す基本構成とすることにより、カップリ
ングの影響を軽減することができる。
〜Ｌ６とそれぞれに対応するコンデンサＣ３〜Ｃ６との
構成を図１に示す基本構成とすることにより、カップリ
ングの影響を軽減することができる。
【００３７】なお、コイルとコンデンサとの配置を図１
に示す基本構成とすることにより、カップリングによる
影響を軽減することができることに加え、ＭＭＩＣ全体
の面積を縮小することもできる。
に示す基本構成とすることにより、カップリングによる
影響を軽減することができることに加え、ＭＭＩＣ全体
の面積を縮小することもできる。
【００３８】上記実施例では、半絶縁性ＧａＡｓ基板上
のエピタキシャル層にＭＥＳＦＥＴを形成した場合につ
いて説明したが、ＭＥＳＦＥＴに限らずその他の能動素
子を形成してもよい。例えば、バイポーラトランジスタ
を形成してもよい。また、ＧａＡｓ基板以外の半導体基
板を使用してもよい。例えばシリコン基板等を使用し、
能動素子を形成した後、絶縁層を形成してもよい。
のエピタキシャル層にＭＥＳＦＥＴを形成した場合につ
いて説明したが、ＭＥＳＦＥＴに限らずその他の能動素
子を形成してもよい。例えば、バイポーラトランジスタ
を形成してもよい。また、ＧａＡｓ基板以外の半導体基
板を使用してもよい。例えばシリコン基板等を使用し、
能動素子を形成した後、絶縁層を形成してもよい。
【００３９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
カップリングによる影響を軽減し、かつ高密度なＭＭＩ
Ｃを提供することができる。
カップリングによる影響を軽減し、かつ高密度なＭＭＩ
Ｃを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例による基本構成のＭＭＩＣの平
面図及び断面図である。
面図及び断面図である。
【図２】図１に示す基本構成を適用したＭＭＩＣの回路
図、平面図及び断面図である。
図、平面図及び断面図である。
【図３】図１に示す基本構成を適用した他の構成例によ
るＭＭＩＣの回路図である。
るＭＭＩＣの回路図である。
【図４】従来例によるＭＭＩＣの平面図及び断面図であ
る。
る。
１、５０ 半絶縁性ＧａＡｓ基板
２、１２、１７、５１ 下部電極
３、１３、１８、５２ 誘電体薄膜
４、１４、１９、５３ 上部電極
５、８、２０、２２、５４、５６ 層間絶縁膜
６、１５、５５ スパイラル配線
７、１６、２３、５７ リード線
９、２１、５８ 保護膜
１１ エピタキシャルＧａＡｓ層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−257161（ＪＰ，Ａ)
特開 昭50−10588（ＪＰ，Ａ)
実開 平３−21857（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/06
H01L 21/8232
H01L 27/04
Claims (2)
- 【請求項１】 実質的に絶縁性の表面を有する支持基板
と、 前記支持基板上の所定領域に形成され、下部電極、誘電
体薄膜及び上部電極がこの順番に積層されたコンデンサ
と、 前記コンデンサを覆い、かつ少なくとも前記上部電極の
一部が露出するように形成された層間絶縁膜と、 前記層間絶縁膜上であって、下方に前記上部電極が形成
されている領域にのみ形成され、内周端が前記上部電極
と接続されたスパイラル状配線と、 前記層間絶縁膜上に形成され、一端が前記スパイラル状
配線の外周端に接続されたリード線と を含むモノリシッ
クマイクロ波ＩＣ。 - 【請求項２】 前記支持基板は、ＧａＡｓ基板であり、
さらに、前記支持基板上に形成され、制御端子及び電流
端子のいずれか一方が、前記コンデンサの上部電極及び
下部電極のいずれか一方に接続されたトランジスタを含
む請求項１に記載のモノリシックマイクロ波ＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16242194A JP3468851B2 (ja) | 1994-07-14 | 1994-07-14 | モノリシックマイクロ波ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16242194A JP3468851B2 (ja) | 1994-07-14 | 1994-07-14 | モノリシックマイクロ波ｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832028A JPH0832028A (ja) | 1996-02-02 |
| JP3468851B2 true JP3468851B2 (ja) | 2003-11-17 |
Family
ID=15754287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16242194A Expired - Lifetime JP3468851B2 (ja) | 1994-07-14 | 1994-07-14 | モノリシックマイクロ波ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3468851B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004273685A (ja) * | 2003-03-07 | 2004-09-30 | Taiyo Yuden Co Ltd | 高周波モジュール |
-
1994
- 1994-07-14 JP JP16242194A patent/JP3468851B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0832028A (ja) | 1996-02-02 |
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