JPS6251509B2 - - Google Patents
Info
- Publication number
- JPS6251509B2 JPS6251509B2 JP56159934A JP15993481A JPS6251509B2 JP S6251509 B2 JPS6251509 B2 JP S6251509B2 JP 56159934 A JP56159934 A JP 56159934A JP 15993481 A JP15993481 A JP 15993481A JP S6251509 B2 JPS6251509 B2 JP S6251509B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- source
- gate electrode
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000004642 Polyimide Substances 0.000 claims description 2
- 229920001721 polyimide Polymers 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 2
- 238000000605 extraction Methods 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- KWLSQQRRSAWBOQ-UHFFFAOYSA-N dipotassioarsanylpotassium Chemical compound [K][As]([K])[K] KWLSQQRRSAWBOQ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明はトランジスタ、特にマイクロ波帯高出
力用砒化ガリウム電界効果形トランジスタに関す
る。
力用砒化ガリウム電界効果形トランジスタに関す
る。
電界効果形トランジスタ（以下、FETとい
う）の高出力化に伴つてゲート電極幅が増加され
るが、ゲート電極幅の増加により電極金属自体の
抵抗とゲート・ソース間のコンダクタンスによる
入力信号の損失により電力利得の低下が生じる。
このため電極パターンの設計では、ゲート幅を損
失の無視できる程度に短かく保つことが好まし
く、ゲート幅の単位長当りに出すゲート引き出し
電極数を増加させる必要がある。また一方では、
低コスト化のためチツプパターンにおける電力密
度を増加させる必要があり、ドレイン及びソース
電極を夫夫反対方向に引き出す電極構造としてい
る。このため、ソース電極側に引き出される電
極、例えばゲート電極とソース電極とが重なりあ
つて、ゲート・ソース間に静電容量が集中定数的
に形成されてしまう。FETのチツプの入力側
（ゲート・ソース間）の真性インピーダンスは容
量性であるため、ここに更に容量が挿入される
と、入力インピーダンスは更に容量性になると同
時に抵抗成分も小さくなつてしまう。この入力イ
ンピーダンスの減少は、外部の伝送線路との整合
損失を増加させたり、素子容器内部のチツプ近傍
に形成される内部整合回路を複雑化したり、更に
動作Ｑを高くするため周波数帯域幅を狭くするこ
とになり、高周波電力特性上好ましくない。
う）の高出力化に伴つてゲート電極幅が増加され
るが、ゲート電極幅の増加により電極金属自体の
抵抗とゲート・ソース間のコンダクタンスによる
入力信号の損失により電力利得の低下が生じる。
このため電極パターンの設計では、ゲート幅を損
失の無視できる程度に短かく保つことが好まし
く、ゲート幅の単位長当りに出すゲート引き出し
電極数を増加させる必要がある。また一方では、
低コスト化のためチツプパターンにおける電力密
度を増加させる必要があり、ドレイン及びソース
電極を夫夫反対方向に引き出す電極構造としてい
る。このため、ソース電極側に引き出される電
極、例えばゲート電極とソース電極とが重なりあ
つて、ゲート・ソース間に静電容量が集中定数的
に形成されてしまう。FETのチツプの入力側
（ゲート・ソース間）の真性インピーダンスは容
量性であるため、ここに更に容量が挿入される
と、入力インピーダンスは更に容量性になると同
時に抵抗成分も小さくなつてしまう。この入力イ
ンピーダンスの減少は、外部の伝送線路との整合
損失を増加させたり、素子容器内部のチツプ近傍
に形成される内部整合回路を複雑化したり、更に
動作Ｑを高くするため周波数帯域幅を狭くするこ
とになり、高周波電力特性上好ましくない。
本発明の目的はかかるインピーダンス低下を招
くことなく、外部との整合が容易なトランジスタ
を提供することにあり、ゲート引き出し電極とソ
ース接地電極とをマイクロストリツプライン構造
にしたものである。
くことなく、外部との整合が容易なトランジスタ
を提供することにあり、ゲート引き出し電極とソ
ース接地電極とをマイクロストリツプライン構造
にしたものである。
この結果、ゲート・ソース間に生じる集中定数
的静電容量を除去できるとともに、各ゲート幅を
小さく、かつバランスよく形成できる。このた
め、入力インピーダンスが高くかつ抵抗性インピ
ーダンスに近づくとともに、低損失化が図られ、
チツプ内のバランスも改善されるため、広帯域で
高電力利得を有するFETチツプが実現できる。
また、前記マイクロストリツプライン部のパター
ンを入力整合化させることによつて内部整合回路
の簡略化又は省略が可能となり、高周波高出力化
に好都合の構造となる。
的静電容量を除去できるとともに、各ゲート幅を
小さく、かつバランスよく形成できる。このた
め、入力インピーダンスが高くかつ抵抗性インピ
ーダンスに近づくとともに、低損失化が図られ、
チツプ内のバランスも改善されるため、広帯域で
高電力利得を有するFETチツプが実現できる。
また、前記マイクロストリツプライン部のパター
ンを入力整合化させることによつて内部整合回路
の簡略化又は省略が可能となり、高周波高出力化
に好都合の構造となる。
以下に、本発明によりよく理解するために図面
を用いて詳しく説明する。第１図は従来の高出力
用の砒化ガリウムFETの電極構造を示し、ゲー
ト電極１の両側にソース電極２、ドレイン電極３
が交互に配置される。前記各電極はゲート引き出
し電極４、ソース引き出し電極５、ドレイン引き
出し電極６と夫々接続される。破線７内には砒比
ガリウムの動作活性層が形成され、ゲート電極は
砒化ガリウム表面とシヨツトキバリア接合され、
またソース、ドレイン電極は夫々のオーミツク領
域８，９において砒化ガリウム表面と抵抗性接触
されて形成されている。
を用いて詳しく説明する。第１図は従来の高出力
用の砒化ガリウムFETの電極構造を示し、ゲー
ト電極１の両側にソース電極２、ドレイン電極３
が交互に配置される。前記各電極はゲート引き出
し電極４、ソース引き出し電極５、ドレイン引き
出し電極６と夫々接続される。破線７内には砒比
ガリウムの動作活性層が形成され、ゲート電極は
砒化ガリウム表面とシヨツトキバリア接合され、
またソース、ドレイン電極は夫々のオーミツク領
域８，９において砒化ガリウム表面と抵抗性接触
されて形成されている。
以上の構成において、ゲート長は高遮断周波数
で動作させるために通常0.5μｍ〜２μｍ程度に
設計されなければならない。このため、ゲート電
極の固有抵抗とゲート・ソース間のインダクタン
スによる入力信号の減衰による損失が無視できな
くなり、ゲート電極幅即ちゲート電極１の１本の
長さを短かく保つ必要が生じる。Ｘバンド帯にお
ける上述の損失は、例えばゲート長が0.5μｍ、
ゲート電極幅が100μｍの場合で0.7dB、幅200μ
ｍの場合で2.2dB程度となり、更に高周波化に伴
つてこの損失も増加する。従つて0.5μｍのゲー
ト長で損失を0.5dB以下に保つためには、ゲート
電極幅を80μｍ以下に設計する必要がある。この
ようなゲート電極幅の設計上の制約は第１図のゲ
ート電極１の１本の長さを短かくして、その分だ
け引き出し数を増やすことを意味している。しか
しゲート電極１とゲート引き出し電極４はゲート
集束用電極１０を介して接続されており、ゲート
電極１を集束するためにはソース電極２を横切る
必要が生じ、両電極間に二酸化桂素等の絶縁膜を
介した重なり部１１が形成される。従つて、上述
の引き出し数の増加は重なり部１１の増加として
現われてくる。FETのチツプのゲート・ソース
間のいわゆる真性な入力インピーダンスは、第２
図の破線１２に示される様に容量性であるため、
このインピーダンスに前記クロスオーバー部１１
によつて生じる静電容量１３が平列に接続される
と、第３図のスミス図表に示される様なインピー
ダンス軌跡１４となり、入力インピーダンスはよ
り容量性となり、また抵抗成分も更に低い値とな
る。この入力インピーダンスの低下は外部伝送路
（正常50Ωの標準線路）とのインピーダンス整合
を阻害するだけでなくそれを保償するための内部
整合回路の構成をも複雑化してしまう。即ち、不
整合損失の増加、内部整合回路の複雑化および周
波数帯域幅の狭帯域化を招き、総合的な出力電力
特性を大幅に劣化させる。
で動作させるために通常0.5μｍ〜２μｍ程度に
設計されなければならない。このため、ゲート電
極の固有抵抗とゲート・ソース間のインダクタン
スによる入力信号の減衰による損失が無視できな
くなり、ゲート電極幅即ちゲート電極１の１本の
長さを短かく保つ必要が生じる。Ｘバンド帯にお
ける上述の損失は、例えばゲート長が0.5μｍ、
ゲート電極幅が100μｍの場合で0.7dB、幅200μ
ｍの場合で2.2dB程度となり、更に高周波化に伴
つてこの損失も増加する。従つて0.5μｍのゲー
ト長で損失を0.5dB以下に保つためには、ゲート
電極幅を80μｍ以下に設計する必要がある。この
ようなゲート電極幅の設計上の制約は第１図のゲ
ート電極１の１本の長さを短かくして、その分だ
け引き出し数を増やすことを意味している。しか
しゲート電極１とゲート引き出し電極４はゲート
集束用電極１０を介して接続されており、ゲート
電極１を集束するためにはソース電極２を横切る
必要が生じ、両電極間に二酸化桂素等の絶縁膜を
介した重なり部１１が形成される。従つて、上述
の引き出し数の増加は重なり部１１の増加として
現われてくる。FETのチツプのゲート・ソース
間のいわゆる真性な入力インピーダンスは、第２
図の破線１２に示される様に容量性であるため、
このインピーダンスに前記クロスオーバー部１１
によつて生じる静電容量１３が平列に接続される
と、第３図のスミス図表に示される様なインピー
ダンス軌跡１４となり、入力インピーダンスはよ
り容量性となり、また抵抗成分も更に低い値とな
る。この入力インピーダンスの低下は外部伝送路
（正常50Ωの標準線路）とのインピーダンス整合
を阻害するだけでなくそれを保償するための内部
整合回路の構成をも複雑化してしまう。即ち、不
整合損失の増加、内部整合回路の複雑化および周
波数帯域幅の狭帯域化を招き、総合的な出力電力
特性を大幅に劣化させる。
第４図は本発明の一実施例によるFETの電極
構造を示し、第５図はそのFETチツプの断面構
造を示す。第４図において、第１図と同一部分は
同一参照符号を付して説明する。第４図では従来
行なわれていたゲート集束用電極１０の構造とは
異なり、ソース引き出し電極５を引き出し側の大
部分、図ではチツプ右半分の全面に形成し、接地
電極とするとともに、前記接地電極上及びゲート
端電極１５の上にポリイミド等の数μｍ程度の厚
い絶縁層１６を形成する。前記ゲート端電極１５
上の絶縁層１６の一部にコンタクト窓１７を形成
する。前記絶縁層１６の上には更にストリツプラ
イン電極１８がメツキ等により厚く形成される。
この電極１８と接地電極５とで、間に誘電体の絶
縁層１６をもつマイクロストリツプライン伝送路
を形成する。前記ストリツプライン電極１８は前
記コレタクト窓１７を通して、各々のゲート電極
１と電気的に接続されており、また他端はトーナ
メント式に順次集束され、ゲートボンデイング電
極１９へと接続される。ストリツプライン電極１
８の寸法はその特性インピーダンスと電気長によ
つて、電極幅及び長さが決定される。
構造を示し、第５図はそのFETチツプの断面構
造を示す。第４図において、第１図と同一部分は
同一参照符号を付して説明する。第４図では従来
行なわれていたゲート集束用電極１０の構造とは
異なり、ソース引き出し電極５を引き出し側の大
部分、図ではチツプ右半分の全面に形成し、接地
電極とするとともに、前記接地電極上及びゲート
端電極１５の上にポリイミド等の数μｍ程度の厚
い絶縁層１６を形成する。前記ゲート端電極１５
上の絶縁層１６の一部にコンタクト窓１７を形成
する。前記絶縁層１６の上には更にストリツプラ
イン電極１８がメツキ等により厚く形成される。
この電極１８と接地電極５とで、間に誘電体の絶
縁層１６をもつマイクロストリツプライン伝送路
を形成する。前記ストリツプライン電極１８は前
記コレタクト窓１７を通して、各々のゲート電極
１と電気的に接続されており、また他端はトーナ
メント式に順次集束され、ゲートボンデイング電
極１９へと接続される。ストリツプライン電極１
８の寸法はその特性インピーダンスと電気長によ
つて、電極幅及び長さが決定される。
以上の構造によつて従来構造で問題であつたソ
ース・ゲートの電極重なり部によつて生じる集中
定数としての静電容量が除去できると同時に、ゲ
ート電極のストライプの長さも短かくできるため
入力インピーダンスの低下およびゲート幅による
損失の極めて少ない高出力用FETチツプが実現
できる。またゲート電極１からゲートボンデイン
グ電極１９までの電気長はすべてのゲート電極に
対して全く同一となるため、従来の集束電極部１
０によつていた各々のゲート電極間の位相差もな
くなるため、各ゲートのRF動作時の安定性がよ
くなり、出力特性の安定化も期待できる。更に、
前記マイクロストリツプラインを内部整合回路の
一部、あるいはそれ自体として構成できるため、
回路要素の簡略化もできる。
ース・ゲートの電極重なり部によつて生じる集中
定数としての静電容量が除去できると同時に、ゲ
ート電極のストライプの長さも短かくできるため
入力インピーダンスの低下およびゲート幅による
損失の極めて少ない高出力用FETチツプが実現
できる。またゲート電極１からゲートボンデイン
グ電極１９までの電気長はすべてのゲート電極に
対して全く同一となるため、従来の集束電極部１
０によつていた各々のゲート電極間の位相差もな
くなるため、各ゲートのRF動作時の安定性がよ
くなり、出力特性の安定化も期待できる。更に、
前記マイクロストリツプラインを内部整合回路の
一部、あるいはそれ自体として構成できるため、
回路要素の簡略化もできる。
第３図に、本実施例構造におけるインピーダン
ス軌跡を示すと、マイクロストリツプライン電極
１８の特性インピーダンスを適当に選び、かつゲ
ートボンデイング電極１９により静電容量が付加
されるため、その軌跡は２０の様になり、入力イ
ンピーダンスの純抵抗化が可能となる。
ス軌跡を示すと、マイクロストリツプライン電極
１８の特性インピーダンスを適当に選び、かつゲ
ートボンデイング電極１９により静電容量が付加
されるため、その軌跡は２０の様になり、入力イ
ンピーダンスの純抵抗化が可能となる。
以上のように本発明によれば従来構造の欠点で
あるゲート・ソース電極間の重なり部によつて生
じる寄生容量を除去でき、高インピーダンス化で
きると伴に、ゲート幅の長さによつて生じる損失
も減少でき、各ゲート間のバランスも改善される
ため安定かつ高利得、広帯域な出力特性が、実現
できる。更に、ゲートおよびソース電極をマイク
ロストリツプライン構造とすることにより、内部
整合回路の簡素化もしくは省略化ができる。ま
た、本実施例では入力側を例にとつてゲート電極
のマイクロストリツプライン化を説明したが、出
力側についても同様な構造が採用できることは云
うまでもなく、ドレイン及びソース電極のマイク
ロストリツプライン化も可能となり、第６図に示
す様なマイクロ波、ミリ波帯での高出力モノリシ
ツクICが容易に構成できる。
あるゲート・ソース電極間の重なり部によつて生
じる寄生容量を除去でき、高インピーダンス化で
きると伴に、ゲート幅の長さによつて生じる損失
も減少でき、各ゲート間のバランスも改善される
ため安定かつ高利得、広帯域な出力特性が、実現
できる。更に、ゲートおよびソース電極をマイク
ロストリツプライン構造とすることにより、内部
整合回路の簡素化もしくは省略化ができる。ま
た、本実施例では入力側を例にとつてゲート電極
のマイクロストリツプライン化を説明したが、出
力側についても同様な構造が採用できることは云
うまでもなく、ドレイン及びソース電極のマイク
ロストリツプライン化も可能となり、第６図に示
す様なマイクロ波、ミリ波帯での高出力モノリシ
ツクICが容易に構成できる。
尚、本実施例では砒化カリウムシヨツトキバリ
ア型FETを例にとつて説明したが、本願の効果
範囲は半導体材料及び、持合の種類には制限され
ないことは云うまでもなく、横形FETのみなら
す一般の半導体素子（バイポーラ、MOS等）全
般に及ぶことは明らかである。
ア型FETを例にとつて説明したが、本願の効果
範囲は半導体材料及び、持合の種類には制限され
ないことは云うまでもなく、横形FETのみなら
す一般の半導体素子（バイポーラ、MOS等）全
般に及ぶことは明らかである。
第１図は従来の電力用GaAsFETの電極構造を
示す平面図、第２図は従来の電極構造における
GaAsFETの等価回路、第３図は入力インピーダ
ンスの軌跡を示すスミス図、第４図は本発明の一
実施例による電力用GaAsFETの電極構造を示す
平面図、第５図はそのGaAsFETのチツプ構造を
示す断面図、第６図は本発明の他の実施例のチツ
プ構造を示す断面図を示す。 １……ゲート電極、２……ソース電極、３……
ドレイン電極、４……ゲート引き出し電極、５…
…ソース引き出し電極、６……ドレイン引き出し
電極、７……動作活性層を示す領域線、８……ソ
ース電極のオーミツク領域、９……ドレイン電極
のオーミツク領域、１０……ゲート集束用電極、
１１……重なり部、１２……真性導価回路部、１
３……静電容量、１４……インピーダンス軌跡、
１５……ゲート端電極、１６……絶縁層、１７…
…コンタクト窓、１８……ストリツプライン電
極、１９……ゲートボンデイング電極、２０……
インピーダンス軌跡。
示す平面図、第２図は従来の電極構造における
GaAsFETの等価回路、第３図は入力インピーダ
ンスの軌跡を示すスミス図、第４図は本発明の一
実施例による電力用GaAsFETの電極構造を示す
平面図、第５図はそのGaAsFETのチツプ構造を
示す断面図、第６図は本発明の他の実施例のチツ
プ構造を示す断面図を示す。 １……ゲート電極、２……ソース電極、３……
ドレイン電極、４……ゲート引き出し電極、５…
…ソース引き出し電極、６……ドレイン引き出し
電極、７……動作活性層を示す領域線、８……ソ
ース電極のオーミツク領域、９……ドレイン電極
のオーミツク領域、１０……ゲート集束用電極、
１１……重なり部、１２……真性導価回路部、１
３……静電容量、１４……インピーダンス軌跡、
１５……ゲート端電極、１６……絶縁層、１７…
…コンタクト窓、１８……ストリツプライン電
極、１９……ゲートボンデイング電極、２０……
インピーダンス軌跡。
Claims (1)
- １ 半導体基板のソースおよびドレイン領域から
取り出されるソースおよびドレイン電極と、前記
ソースおよびドレイン領域間の前記半導体基板上
から前記ソース電極上に取り出されるゲート電極
と、前記ソース電極と前記ゲート電極との重なり
部でこれらの間に形成されたポリイミドの絶縁層
とを備え、前記絶縁層上の前記ゲート電極は外部
電極接続部とそれらに連らなる配線部とを有して
おり、前記ソース電極と前記絶縁層と前記ゲート
電極の配線部とでマイクロストリツプライン伝送
路を形成していることを特徴とするトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15993481A JPS5860575A (ja) | 1981-10-07 | 1981-10-07 | トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15993481A JPS5860575A (ja) | 1981-10-07 | 1981-10-07 | トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860575A JPS5860575A (ja) | 1983-04-11 |
| JPS6251509B2 true JPS6251509B2 (ja) | 1987-10-30 |
Family
ID=15704340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15993481A Granted JPS5860575A (ja) | 1981-10-07 | 1981-10-07 | トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860575A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892270A (ja) * | 1981-11-27 | 1983-06-01 | Mitsubishi Electric Corp | ＧａＡｓマイクロ波モノリシツク集積回路装置 |
| US4587541A (en) * | 1983-07-28 | 1986-05-06 | Cornell Research Foundation, Inc. | Monolithic coplanar waveguide travelling wave transistor amplifier |
| JP3191685B2 (ja) * | 1996-06-20 | 2001-07-23 | 株式会社村田製作所 | 高周波半導体デバイス |
| JP3189691B2 (ja) * | 1996-07-10 | 2001-07-16 | 株式会社村田製作所 | 高周波半導体デバイス |
| JP6604183B2 (ja) * | 2015-12-16 | 2019-11-13 | 富士電機株式会社 | 半導体モジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846665A (ja) * | 1981-09-12 | 1983-03-18 | Mitsubishi Electric Corp | アナログ集積回路装置 |
-
1981
- 1981-10-07 JP JP15993481A patent/JPS5860575A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846665A (ja) * | 1981-09-12 | 1983-03-18 | Mitsubishi Electric Corp | アナログ集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5860575A (ja) | 1983-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6707102B2 (en) | Semiconductor device including an insulated gate type field effect transistor and method for fabricating the same | |
| US5023494A (en) | High isolation passive switch | |
| US5313083A (en) | R.F. switching circuits | |
| US4168507A (en) | Structure and technique for achieving reduced inductive effect of undesired components of common lead inductance in a semiconductive RF power package | |
| US4837536A (en) | Monolithic microwave integrated circuit device using high temperature superconductive material | |
| JPH06125208A (ja) | マイクロ波集積回路およびその製造方法 | |
| US6081006A (en) | Reduced size field effect transistor | |
| US4298846A (en) | Semiconductor device | |
| JPH11308059A (ja) | 高周波増幅装置 | |
| US3749985A (en) | High frequency insulated gate field effect transistor for wide frequency band operation | |
| JPH0514069A (ja) | 高出力電界効果トランジスタ増幅器 | |
| JPS6251509B2 (ja) | ||
| KR860000971B1 (ko) | 마이크로파 전계효과 트랜지스터 | |
| US6774416B2 (en) | Small area cascode FET structure operating at mm-wave frequencies | |
| US4004256A (en) | High frequency amplifier stage with input reference translation and output matching | |
| JPH08116028A (ja) | マイクロストリップ線路、スパイラルインダクタ、マイクロ波増幅回路及びマイクロ波増幅装置 | |
| US4786881A (en) | Amplifier with integrated feedback network | |
| US6800929B1 (en) | Semiconductor device | |
| JP4547823B2 (ja) | 高周波モジュール | |
| JP2001345606A (ja) | Ｍｍｉｃ増幅器 | |
| JP2880023B2 (ja) | 高周波トランジスタ回路 | |
| JP3468851B2 (ja) | モノリシックマイクロ波ｉｃ | |
| JPS6255722B2 (ja) | ||
| EP1074060A1 (en) | Coplanar oscillator circuit structures | |
| JPH07321130A (ja) | 半導体装置 |