JPS5892270A - ＧａＡｓマイクロ波モノリシツク集積回路装置 - Google Patents
ＧａＡｓマイクロ波モノリシツク集積回路装置Info
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- JPS5892270A JPS5892270A JP19116581A JP19116581A JPS5892270A JP S5892270 A JPS5892270 A JP S5892270A JP 19116581 A JP19116581 A JP 19116581A JP 19116581 A JP19116581 A JP 19116581A JP S5892270 A JPS5892270 A JP S5892270A
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- dielectric layer
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＧａＡｓ集積回路、具体的にはＧａＡｓマイク
ロ波モノリシック集積回路装置の改良に係る。
ロ波モノリシック集積回路装置の改良に係る。
まず通常のＧａ Ａｓアナログ集積回路（以下単にＧ５
ｌＡｓ ＩＣと略称する）の構造と製法に関し、図面に
よって説明する。第１図（ａ）（ｂ）は通常のＧａＡｓ
ＩＣの構造を示す平面！：および断面図である。なお簡
単のために、ＧａＡｓ電界効果トランジスタ（以下Ｇａ
ＡｓＦＥＴと略称する）と分布定数回路で構成した入出
力整都回路からなるＧａＡｓ ＩＣを例にとって説明す
る。
ｌＡｓ ＩＣと略称する）の構造と製法に関し、図面に
よって説明する。第１図（ａ）（ｂ）は通常のＧａＡｓ
ＩＣの構造を示す平面！：および断面図である。なお簡
単のために、ＧａＡｓ電界効果トランジスタ（以下Ｇａ
ＡｓＦＥＴと略称する）と分布定数回路で構成した入出
力整都回路からなるＧａＡｓ ＩＣを例にとって説明す
る。
図において、まず、半絶縁性ＧａＡｓ基板（］）上にあ
る部分に、Ｓｉなどのイオン注入によりｎ型動作層（２
）を形成し、その上にソース（３）、ドレイン（４）の
オー【ング電極とゲート〈６）のショットキ電極を形成
してＧａＡｓ ＦＥＴが形成される。さらにＧａＡｓ
ＦＥＴの入力ゲート側と出力ドレイン側にそれぞれ分布
定数回路配線による入力出力整合回路（６） （７）を
形成することにより、入出力端（ｓ）（９）を有するＧ
ａＡｓ ＩＣが完成する。
る部分に、Ｓｉなどのイオン注入によりｎ型動作層（２
）を形成し、その上にソース（３）、ドレイン（４）の
オー【ング電極とゲート〈６）のショットキ電極を形成
してＧａＡｓ ＦＥＴが形成される。さらにＧａＡｓ
ＦＥＴの入力ゲート側と出力ドレイン側にそれぞれ分布
定数回路配線による入力出力整合回路（６） （７）を
形成することにより、入出力端（ｓ）（９）を有するＧ
ａＡｓ ＩＣが完成する。
第１図に示す従来のＧｂＡｓ ＩＣにおいては半絶縁性
基板の誘導率εが１２程度で、自由空間波長λａｉｒに
相当する伝送線路をＧａＡｓ基板上に分布定数線路で形
成すると、その波長λｇはλａ ｉ ｖ’Ｊｉ程度つま
し〜＾ａｉｒ／８．６になる。この波長に基づいてＧａ
ＡｓＩＣの入出力整合パターンが設計され、ＧａＡｓ
Ｉ Ｃチップの大きさもこの入出力整合回路部によし支
配されてしまうことが多い。
基板の誘導率εが１２程度で、自由空間波長λａｉｒに
相当する伝送線路をＧａＡｓ基板上に分布定数線路で形
成すると、その波長λｇはλａ ｉ ｖ’Ｊｉ程度つま
し〜＾ａｉｒ／８．６になる。この波長に基づいてＧａ
ＡｓＩＣの入出力整合パターンが設計され、ＧａＡｓ
Ｉ Ｃチップの大きさもこの入出力整合回路部によし支
配されてしまうことが多い。
従ってこのような整合回路の複雑な組合せからなる実際
のＧａＡｓ１Ｃにおいては、できるだけチップ面積を小
さくして高集積化を図ることが要求される。
のＧａＡｓ１Ｃにおいては、できるだけチップ面積を小
さくして高集積化を図ることが要求される。
本発明はこのような観点に鑑みてなされたもので、チッ
プ面積をできるだけ小さくできるＧａＡｓＩＣの構造を
提供するものである。
プ面積をできるだけ小さくできるＧａＡｓＩＣの構造を
提供するものである。
以下、図面に従って本発明の一実施例について説明する
。
。
第２図（ａ） （ｂ）は本発明によるＧａＡｓＩＣの構
造を示す平面図と断面図である。図において、まず半絶
縁性ＧａＡｓ基板（１）上の動作層（２）の部分を中心
にソース（３）、ドレイン（４）、ゲート（５）の各電
極を有するＧａＡｓ ＦＥＴを形成する。その際、ソー
ス（３）、ドレイン（４）の形成かゲート（５）の形成
と同時に入出力端子部の電極（８） （９）も形成して
おく。次にＧａＡｓＦＥＴを含む基板（１）の全面を、
ソース（３）、ドレイン（４）、ゲート（５）および入
出力端子（３）（９）ノ一部＠ｍｅ １５１１およびＩ
ｌｌ 圃、ＩＩ） ｇ′！Ｊを除いて誘電体層Ｑ１３で
おおう。
造を示す平面図と断面図である。図において、まず半絶
縁性ＧａＡｓ基板（１）上の動作層（２）の部分を中心
にソース（３）、ドレイン（４）、ゲート（５）の各電
極を有するＧａＡｓ ＦＥＴを形成する。その際、ソー
ス（３）、ドレイン（４）の形成かゲート（５）の形成
と同時に入出力端子部の電極（８） （９）も形成して
おく。次にＧａＡｓＦＥＴを含む基板（１）の全面を、
ソース（３）、ドレイン（４）、ゲート（５）および入
出力端子（３）（９）ノ一部＠ｍｅ １５１１およびＩ
ｌｌ 圃、ＩＩ） ｇ′！Ｊを除いて誘電体層Ｑ１３で
おおう。
そして上記各電極の一部が接続するように入出力整合回
路＋６） （７）を形成すると本発明によるＧａＡｓ１
Ｃが完成する。
路＋６） （７）を形成すると本発明によるＧａＡｓ１
Ｃが完成する。
本発明は第１図と比較して入出力整合回路部（６）（７
）がＧａＡｓ基板（１）上ではなく基板上に形成した誘
電体層ＯＱの上にあることが特徴で、この整合回路はソ
ースｔｌ！極（３）を接地板とする分布定数回路になっ
ている。従ってもし誘電体層ＯＱの比誘電率εをＧａＡ
ｓ基板の比誘電率よりも大きいもの（例えばＢａＴｉ０
ａのように８７程度）に選ぶとＦに反比例して整合回路
のパターン寸法を小さくできる。また第２図のように立
体的な構造にすることにより、非有効的に用いられてい
たソース電極（３）を分布定数線路の接地基板として活
用できることもあり一部チップ面積を小さくできる。
）がＧａＡｓ基板（１）上ではなく基板上に形成した誘
電体層ＯＱの上にあることが特徴で、この整合回路はソ
ースｔｌ！極（３）を接地板とする分布定数回路になっ
ている。従ってもし誘電体層ＯＱの比誘電率εをＧａＡ
ｓ基板の比誘電率よりも大きいもの（例えばＢａＴｉ０
ａのように８７程度）に選ぶとＦに反比例して整合回路
のパターン寸法を小さくできる。また第２図のように立
体的な構造にすることにより、非有効的に用いられてい
たソース電極（３）を分布定数線路の接地基板として活
用できることもあり一部チップ面積を小さくできる。
上述のように本発明によるＧａＡｓ ＩＣの構造ではＧ
ａＡｓ ＩＣの高集積化が可能になる。
ａＡｓ ＩＣの高集積化が可能になる。
また、本発明では動作層上に形成したＧａＡｓＦＥＴを
半導体素子の例としてとりあげたが、ショットキダイオ
ードなどの他のＧａＡｓ 素子が含まれた半導体素子に
適用できることはもちろんである。さらに入出力整合回
路素子として分布定数回路を例にとって説明したが集中
定数的なスパイラルインダクタなどを形成した整合回路
に適用しても同様な効果を生ずる。
半導体素子の例としてとりあげたが、ショットキダイオ
ードなどの他のＧａＡｓ 素子が含まれた半導体素子に
適用できることはもちろんである。さらに入出力整合回
路素子として分布定数回路を例にとって説明したが集中
定数的なスパイラルインダクタなどを形成した整合回路
に適用しても同様な効果を生ずる。
第１図（ａ）は従来のＧａＡｓ ＩＣの構造を示す平面
図、同図（ｂ）は（ａ）の１−１線断面図、第２図（ａ
）線断面図である。 図において（１）は半絶縁性基板、（２）は動作層、（
３）（４） （５）はＧａＡｓＦＥＴのソース、ドレイ
ン、ケート電極、（６） （７）は入出力整合回路、＜
８） （９）は入出力端子、Ｑ・は誘電体層、Ｃ（ｎＵ
Ｉυおよび机□、＠ｔ＋ｇＢは各電極（３） （４）
（６） （８） （９）の一部を示す。 なお図中同一符号は同一または相当部分を示す。 代理人 葛野信− 第１図 （ｂ）
図、同図（ｂ）は（ａ）の１−１線断面図、第２図（ａ
）線断面図である。 図において（１）は半絶縁性基板、（２）は動作層、（
３）（４） （５）はＧａＡｓＦＥＴのソース、ドレイ
ン、ケート電極、（６） （７）は入出力整合回路、＜
８） （９）は入出力端子、Ｑ・は誘電体層、Ｃ（ｎＵ
Ｉυおよび机□、＠ｔ＋ｇＢは各電極（３） （４）
（６） （８） （９）の一部を示す。 なお図中同一符号は同一または相当部分を示す。 代理人 葛野信− 第１図 （ｂ）
Claims (1)
- 半絶縁性ＧａＡｓ基板表面の一部にあたるｎ形動作層上
に形成したＦＥＴなどの能動素子と、前記基板上層ζ直
接形成したマイクロストリップ線路などの入出力整合回
路素子とを備えたＧａ Ａｓマイクロ波モノリシック集
積回路装置において、入出力整合回路素子の一部または
全部を前記Ｇａ Ａｓ基板表面をおおう様に形成した誘
電体層の上に形成したことを特徴とするＧａ Ａｓマイ
クロ波モノリック集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19116581A JPS5892270A (ja) | 1981-11-27 | 1981-11-27 | ＧａＡｓマイクロ波モノリシツク集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19116581A JPS5892270A (ja) | 1981-11-27 | 1981-11-27 | ＧａＡｓマイクロ波モノリシツク集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892270A true JPS5892270A (ja) | 1983-06-01 |
Family
ID=16269977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19116581A Pending JPS5892270A (ja) | 1981-11-27 | 1981-11-27 | ＧａＡｓマイクロ波モノリシツク集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892270A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053089A (ja) * | 1983-09-02 | 1985-03-26 | Nec Corp | 半導体装置 |
| EP0592002A3 (en) * | 1992-10-09 | 1995-01-11 | Mitsubishi Electric Corp | Integrated circuit for microwaves. |
| EP0661746A1 (en) * | 1993-07-30 | 1995-07-05 | Texas Instruments Incorporated | Microwave integrated circuit and their fabrication |
| KR20020070739A (ko) * | 2001-03-03 | 2002-09-11 | 삼성전자 주식회사 | 단일 칩 고주파 집적회로 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860575A (ja) * | 1981-10-07 | 1983-04-11 | Nec Corp | トランジスタ |
-
1981
- 1981-11-27 JP JP19116581A patent/JPS5892270A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860575A (ja) * | 1981-10-07 | 1983-04-11 | Nec Corp | トランジスタ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053089A (ja) * | 1983-09-02 | 1985-03-26 | Nec Corp | 半導体装置 |
| EP0592002A3 (en) * | 1992-10-09 | 1995-01-11 | Mitsubishi Electric Corp | Integrated circuit for microwaves. |
| EP0661746A1 (en) * | 1993-07-30 | 1995-07-05 | Texas Instruments Incorporated | Microwave integrated circuit and their fabrication |
| US5571740A (en) * | 1993-07-30 | 1996-11-05 | Texas Instruments Incorporated | Method of making a capped modular microwave integrated circuit |
| KR20020070739A (ko) * | 2001-03-03 | 2002-09-11 | 삼성전자 주식회사 | 단일 칩 고주파 집적회로 및 그 제조 방법 |
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