KR940002769B1 - 오버래핑하는 도전층을 갖는 반도체 장치와 그 제조방법 - Google Patents

오버래핑하는 도전층을 갖는 반도체 장치와 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

오버래핑하는 도전층을 갖는 반도체 장치와 그 제조방법
제1도는 종래의 인버터회로를 도시한 회로도.
제2a와 b도는 제1도에 도시한 종래의 인버터회로를 각각 도시한 평면도와 단면도.
제3a도는 본 발명에 따른 반도체 장치의 첫번째 실시예의 요부를 도시한 평면도.
제3b 내지 d도는 제3a도에 도시한 여러부분에서 첫번째 실시예를 각각 도시한 단면도.
제4a 내지 l도는 본 발명에 따른 반도체 장치 제조방법의 첫번째 실시예를 설명하는 단면도.
제5a 내지 c도는 본 발명에 따른 반도체 장치 제조방법의 세번째 실시예를 설명하는 단면도.
제6a와 b도는 본 발명에 따른 반도체 장치의 두번째 실시예를 도시한 회로도와 평면도.
제7도는 반도체 장치의 두번째 실시예에서 실현된 링 발진기와 크기를 비교하기 위하여 종래의 링 발진기를 도시한 평면도.
제8도는 본 발명에 따른 반도체 장치의 세번째 설명하기 위한 기본 셀을 도시한 평면도.
제9도는 NAND 회로를 도시한 회로도.
제10도는 반도체 장치의 세번째 실시예로 실현된 NAND 회로를 도시한 평면도.
제11도는 NOR 회로를 도시한 회로도.
제12도는 반도체 장치의 세번째 실시예로 실현된 NOR 회로를 도시한 평면도.
제13도는 반도체 장치의 세번째 실시예에서 실현된 NOR 회로와 크기를 비교하기 위하여 종래의 NOR회로를 도시한 평면도.
본 발명은 반도체 장치와 그 제조방법에 관한 것이고, 특히 반도체 장치와 같은 제조방법과 GaAs와 같은 화합물 반도체를 사용하는 반도체 장치에 관한 것이다.
실리콘을 사용하는 MOS 반도체 장치와 비교하여, 화합물 반도체를 사용하는 반도체 장치는 화합물 반도체를 사용하는 반도체 장치상에서 활동적으로 조사되고 고속으로 동작할 수 있다. 조사 목적은 동작속도를 증가시키기 위하여 게이트 길이를 단축시키는 것이고, 집적밀도를 향상시키기 위해서 소자크기를 감소시키는 것이다.
화합물 반도체를 사용하는 반도체 장치에 형성된 디지탈 회로에 대하여 DCFL(direct couple field effect transistor) 회로는 집적밀도를 향상시키기 위하여 일반적으로 사용된다. DCFL 회로의 기본회로를 형성하는 인버터회로는 제1도에 도시하였다.
제1도에 도시한 인버터회로는 증가형 FET2와 로드로서 FET2에 연결된 결핍형 FET4를 포함한다. FET2의 소오스 S는 접지되고 FET2의 드레인 D는 FET4의 소오스 S에 연결된다. FET4의 게이트 G는 FET4를 소오스 S에 연결되고, 전원전압 VDD는 FET4의 드레인 D에 인가된다. 입력신호 VIN은 FET2의 게이트 G에 인가되고, 입력신호 VIN의 인버트된 신호인 출력신호 VOUT는 FET2의 드레인 D와 FET4의 소오스 S에 연결된 노드로부터 출력된다.
제2a와 b도는 동작속도 증가의 목적으로 짧아진 게이트 길이와 제1도에 도시한 종래의 인버터회로를 도시하였다. 제2a도는 종래의 인버터회로의 평면도이고, 제2b도는 제2a도에서 선 A-A'를 따른 단면도이다.
제2b도에서, i형 GaAs 버퍼층 12은 반절연 GaAs 기판 10위에 형성되고, n형 GaAs 활성층 14는 i형 GaAs 버퍼층 12위에 형성된다. 소자형성 영역은 산소이온을 주이하므로써 형성된 불활성 영역 16에 의해 한정된다. 소오스 전극 18, 공통전극 19와 드레인 전극 20은 n형 활성층 14위에 형성된다. 증가형 FET2의 게이트 전극 22는 소오스 전극 18과 공통전극 19 사이에 형성되고, 결핍형 FET4의 게이트 전극 23은 공통전극 19와 드레인 전극 20 사이에 형성되고, 공통전극 19는 FET2의 드레인 전극으로서 사용되고 FET4의 소오스 전극으로서 또한 사용된다.
게이트 전극 22와 23의 하부는 n형 GaAs 활성층 14에서 요부
Figure kpo00001
구조를 갖는다. 게이트 전극 22의 요부는 게이트 전극 23의 요부보다 조금 더 깊다.
종래의 인버터회로에서 게이트 전극 22와 23은 좁게 만들어졌고 그 단면적은 게이트 길이를 짤벡하기 위하여 작다. 한편 고속동작과 고집적밀도를 실현시킬 수 있는 DCFL 회로에서 대전류는 게이트 전극 22에서 흐른다. 이런 이유로 게이트 전극 22를 통하여 흐르는 전류의 전류밀도는 동작속도가 증가할 때 극도로 크게되고, 소자의 신뢰성이 손상되는 문제점이 있다.
게다가, 제2a도에서 보여준 바와같이 종래의 인버터회로에 입력신호 VIN을 입력하도록 다양하게 측정되어야 한다. 소자형성 영역 외부에서 FET2의 게이트 전극 22를 연장, 연장된 부분에서 접촉홀을 형성, FET4와 공통전극 19의 게이트 전극 23을 연결하기 위하여 소자형성 영역 외부의 배선층 24를 제공, 출력 신호 VOUT를 출력하기 위하여 배선층 24에 접촉홀을 형성하는 것이 필요하다. 그러므로 종래의 인버터회로는 접촉홀과 배선을 제공하기 위하여 소자형성 영역 외부의 영역을 요구하고, 거기엔 고집적밀도를 향상시키는 것이 어렵다는 문제점을 갖는다.
따라서, 본 발명의 목적은 위에서 언급한 문제점이 제거되는 유용한 반도체 장치와 그 제조방법을 제공하는 것이다.
본 발명의 또다른 목적은 반도체 기판, 반도체 기판상에 형성된 활성층, 활성층 위에 형성된 소오스 전극과 드레인 전극, 소오스와 드레인 전극 사이에서 활성층 위에 형성된 게이트 전극으로 이루어진 반도체 장치를 제공하는 것이다. 여기서 게이트 전극은 활성층과 접촉하는 게이트 접촉부와 소오스 및 드레인 전극을 접촉부보다 큰 두께를 갖고, 게이트 접촉부에 연결되고 소오스 및 드레인 전극의 적어도 한 부분위로 연장된 오버게이트(overgate)부, 게이트 접촉부와 소오스 및 드레인 전극을 덮고 활성층상에 형성된 절연층을 포함한다. 여기서 절연층은 하나의 소오스 및 드레인 전극에 연결된 오버게이트부를 통해 접촉홀을 갖는다. 본 발명의 반도체 장치에 따라서, 소오스 저항을 증가시키지 않고 짧아진 게이트 길이를 갖는 게이트 전극을 단면적을 증가시키는 것이 가능하다. 소자의 특성을 저하시키지 않는 게이트를 통하여 흐르는 전류의 전류밀도를 감소시키는 것이 가능하다. 더우기, 접촉하도록 오로지 영역에 대한 필요없이 소자형성 영역 위의 배선층을 소망된 전극을 연결하도록 하는 것이 가능하다. 그러므로 반도체 장치의 집적밀도를 향상시키는 것이 가능하다.
본 발명의 더욱 다른 목적은 반도체 기판, 반도체 기판상에 형성된 활성층, 활성층에 각각 형성된 첫번째, 두번째와 세번째 전극, 첫번째 전극과 두번째 전극 사이의 활성층상에 형성된 첫번째 게이트 전극, 첫번째 FET의 전극을 형성하는 첫번째 게이트 전극과 첫번째 전극 및 두번째 전극으로 이루어진 반도체 장치를 제공하는 것이고, 여기서 절연층은 하나의 소오스와 드레인 전극에 접속된 오버게이트부를 통하여 접촉홀을 갖는다. 본 발명의 반도체 장치에 따라서, 소오스 저항을 증가시키지 않고 단축된 게이트 길이를 갖는 게이트 전극의 단면적을 증가시키는 것이 가능하다. 소자의 특성을 감소시키지 않고 게이트를 통하여 흐르는 전류의 전류밀도를 감소시키는 것이 또한 가능하다. 더우기, 접촉을 독점적으로 하게 하기 위한 영역 필요없이 소자형성 영역 위로 배선층을 형성하도록 전극을 접속하는 것이 가능하다. 그러므로, 반도체 장치의 집적밀도를 크게 향상시키는 것이 가능하다.
본 발명의 더욱 다른 목적은 반도체 기판, 반도체 기판 상에 형성된 활성층, 활성층상에 각각 형성된 첫번째, 두번째와 세번째 전극, 첫번째와 두번째 전극 사이의 활성층상에 형성된 첫번째 게이트 전극, 첫번째 FET의 전극을 형성하는 첫번째 게이트 전극과 첫번째 및 두번째 전극으로 이루어졌고, 여기서 첫번째 게이트 전극은 활성층과 접촉하고, 첫번째 및 두번째 전극의 두께보다 더 두꺼운 두께를 갖는 첫번째 게이트 접촉부와 처선재 게이트 접촉부에 접속되고, 첫번째 전극의 최소한의 부분위로 연장된 첫번째 오버게이트부와 두번째와 세번째 전극 사이의 활성층 상에 형성된 두번째 게이트 전극을 포함하고, 여기서 두번째 게이트 전극과 두번째 및 세번째 전극은 활성층과 접촉하고, 두번째의 두께보다 더 두꺼운 두께를 갖는 두번째 게이트 접촉부와 두번째 게이트 접촉부에 접속되고, 두번째 전극의 최소한의 부분위로 연장된 세번째 전극과 두번째 오버게이트부와 활성층 상에 형성되고, 첫번째 내지 세번째 전극과 첫번째 및 두번째 게이트 접촉부를 덮는 절연층을 포함하는 두번째 게이트 전극과 결핍형 FET의 전극을 형성하고, 여기서 절연층은 두번째 전극에 접속하는 두번째 오버게이트부를 통하여 접촉홀을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 반도체 기판, 반도체 기판상에 형성된 활성층, 활성층상에 각각 형성된 소오스 전극과 드레인 전극, 소오스 전극과 드레인 전극 사이의 활성층상에 형성된 게이트 접촉부를 포함하는 적층구조를 제조공정하는 단계로 이루어지고, 여기서 게이트 접촉부는 소오스와 드레인 전극의 두께보다 더 두꺼운 두께를 갖고, 게이트 접촉부의 정상 표면이 노출되도록 절연층이 게이트 접촉부의 측면과 소오스 및 드레인 전극을 덮고 활성층상에 형성되고, 하나의 소오스와 드레인 전극 위에 직렬로 절연층에 첫번째 접촉홀을 형성, 첫번째 접촉홀을 거쳐 하나의 소오스와 드레인 전극에 접속되고 다른 하나의 소오스와 드레인 전극의 최소한의 부분위로 연장된 절연층상에 오버게이트부를 형성하고, 여기서 오버게이트부가 게이트 전극을 형성하도록 게이트 접촉부에 접속된 단계로 이루어진 반도체 장치 제조공정을 제공하는 것이다. 본 발명의 방법에 따라서, 접촉을 독점적으로 하기 위한 특정 영역을 제공할 필요없이 소자형성 영역위의 배선층을 설계하도록 전극을 접속하는 것이 가능하다.
본 발명의 다른 목적은 반도체 기판, 반도체 기판 상에 형성된 활성층, 활성층상에 각각 형성된 첫번째, 두번째와 세번째 전극, 첫번째 및 두번째 전극과 두번째 및 세번째 전극 사이의 활성층상에 형성된 첫번째와 두번째 게이트 접촉부를 포함하는 적층구조를 제조공정하는 단계로 이루어지고, 여기서 첫번째와 두번째 게이트 접촉부는 첫번째 내지 세번째 전극의 두께보다 더 두꺼운 두께를 갖고, 절연층은 첫번째와 두번째게이트 접촉부의 정상 표면이 노출되도록 첫번째와 두번째 게이트 접촉부의 측면과 첫번째 내지 세번째 전극을 덮고 활성층상에 형성되고, 두번째 전극위에 직렬로 절연층에 첫번째 접촉홀을 형성, 절연층상에 첫번째와 두번째 오버게이트부를 형성하고, 여기서 첫번째 오버게이트부는 첫번째 전극의 최소한의 부분위로 연장되고, 두번째 오버게이트부는 첫번째 접촉홀을 거쳐 두번째 전극에 접속하고 두번째 전극의 최소한의 부분위로 연장되고, 첫번째 오버게이트부 부분이 첫번째 게이트 전극을 형성하도록 첫번째 게이트 접촉부에 접속되고, 두번째 오버게이트부가 두번째 게이트 전극을 형성하도록 두번째 게이트 접촉부를 접속하는 단계로 이루어진 반도체 장치 제조공정을 제공하는 것이다.
본 발명의 다른 목적은 기판상에 형성된 활성층 위의 배열로 다수의 FET 부분을 형성하는 단계로 이루어지고, 여기서 각각의 FET는 소오스 전극, 드레인 전극, 게이트 접촉부를 포함하고, FET 일부의 대응 게이트 접촉부와 접촉하고 오버게이트부를 형성하므로써 임의로 하나의 FET 일부를 결합하고, 여기서 각각의 오버게이트부가 대응하는 하나의 FET 일부를 최소한 하나의 소오스와 드레인 전극의 부분위로 연장되는 반도체 장치 제조방법을 제공하는 것이다. 본 발명의 방법에 따라서, 본 발명은 설계기능을 실현시키도록 배선을 설계하는 자유도를 증가시켜 게이트 어레이형 반도체 장치에 응용할 수 있다.
본 발명의 다른 목적과 특징은 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 뚜렷해질 것이다.
첫째, 제3a 내지 d도에 의거하여 본 발명에 따른 반도체 장치의 첫번째 실시예를 설명하려 한다. 제3a도는 첫번째 실시예의 평면도이다. 제3b는 a도에서 선 C-C'를 따른 첫번째 실시예의 단면도로이고, 제3c는 a도에서 선 B-B'를 따른 첫번쩨 실시예의 단면도이고, 제3d는 a도에서 선 A-A'를 따른 첫번째 실시예의 단면도이다. 제3a 내지 d도에서 각 부분들은 제1도에서 대응하는 부분과 같다. 제2a와 b도는 동일 참조번호를 나타내고 그 상세한 설명은 생략한다. 이 실시예에서 본 발명은 제1도에 도시한 회로구성을 갖는 인버터에 인가된다.
이 실시예에서 i형 GaAs 버퍼층 12와 n형 GaAs 활성층 14는 반절연성 GaAs 기판상에 연속적으로 형성되고, 소자형성 영역은 불활성 영역 16으로 한정된다. 게이트 전극 30은 소오스 전극 18(첫번째 전극)과 공통전극 사이에서 n형 GaAs 활성층 14상에 형성되고, 게이트 전극 31은 공통전극 19와 드레인 전극 20(두번째 전극) 사이에서 n형 GaAs 활성층 14상에 형성된다. 이 게이트 전극 30과 31은 이 실시예의 요부를 형성한다.
증가형 FET2의 게이트 전극 30은 게이트 접촉부 30a와 오버게이트부 30b로 조합되고, T자형 단면을 갖는다. 게이트 접촉부 30a부는 소오스 전극 18과 공통전극 19 사이에서 n형 GaAs 활성층 14와 접촉한다. 오버게이트부는 30b는 게이트 접촉부 30a의 상부에 접속되고 좌측 소오스 전극 18위의 절연층 32를 거쳐 연장된다.
결핍형 FET4의 게이트 전극 31은 게이트 접촉부 31a와 오버게이트부 31b로 조합되고, 단면을 갖는다. 게이트 접촉부 31a는 공통전극 19와 드레인 전극 20 사이에서 n형 GaAs 활성층 14와 접촉한다. 오버게이트 31b는 게이트 접촉부와 31a의 상부에 접속되고 공통전극 19와 드레인 전극 20위로 좌측 및 우측으로 절연층 32를 거쳐 연장된다.
이 실시예에서 접촉홀을 제3d도에 도시한 바와같이 공통전극 19위의 절연층 32에서 형성되고, 오버게이트부 31b는 이 접촉홀을 거쳐 공통전극 19에 접속된다. 바꾸어 말하면, 이 실시예는 오버게이트부 부 31b가 게이트 전극 31의 단면적을 증가시키고 또한 FET4의 소오스 전극으로 사용된 공통전극 19에 FET4의 게이트 전극 31을 접속한다.
배선층 36은 절연층 34를 거친 오버게이트부 31b위에 형성된다. 배선층 36은 배선층 36a, 36b, 36c로 조합된다. 배선층 36a는 입력신호 VIN을 입력하도록 제공되고 제3b도에 도시한 바와 같이 FET2의 게이트 전극 30의 오버게이트부 30b와 접촉한다. 배선층 36b는 전원전압 VDD를 인가하도록 제공되고 제3c도에 도시한 바와같이 FET4의 드레인 전극 20과 접촉한다. 배선층 36c는 출력신호 VOUT를 출력하도록 제공되고 FET4의 게이트 전극 31의 오버게이트부 31b와 접촉한다. 바꾸어 말하면, 각각의 게이트 전극 30과 31의 오버게이트부 30b와 31b가 이 실시예에서 폭넓기 때문에 소자형성 영역 위의 접촉홀을 거쳐 배선층 36과 접촉하는 것이 가능하다.
예를들면, 전극 18,19와 20은 0.3㎛두께를 갖는 AuGe/Au로 되었고, 여기서 AuGe/Au 층의 AuGe와 Au부는 0.02㎛와 0.28㎛ 두께를 각각 갖는다. 게이트 접촉부 30a와 30b는 0.6㎛두께를 갖는 Al층으로 되었다. 게다가 오버게이트부 30b와 31b는 0.3㎛ 두께를 갖는 Ti/TiN/pt/Au로 되었고, 여기서 Ti/Tin/pt/Au층의 Ti, TiN,pt와 Au는 각각 0.2㎛, 0.07㎛, 0.01㎛, 0.2㎛ 두께를 갖는다.
이 실시예에 따라서 게이트 전극의 오버게이트부는 소오스 전극, 공통전극과 드레인 전극 위의 층에서 존재한다. 이런 이유료 소오스 전극, 공통전극, 드레인 전극과 오버게이트부가 접촉하지 않도록 하기 위하여 측정할 필요는 없다. 결과적으로 소오스 전극, 공통전극과 드레인 전극은 게이트 접촉부에 가까이 위치할 수 있다. 따라서, 오버게이트부가 게이트 전극의 단면적을 증가시키기 위하여 제공될지라도 소오스 저항은 소작특성을 저하시키도록 증가하지 않는다.
게다가 이 실시예에 따라서, 오버게이트부가 오버게이트부 아래로 즉시 제공되는 소오스 전극과 접촉하기 때문에 접촉을 실현시키는 특정영역을 제공하지 않고 소오스 전극과 게이트 전극을 접속시키는 것이 가능하다.
더우기 이 실시예에 따라서, 게이트 전극의 오버게이트부가 폭넓기 때문에 접촉을 실현시키기 위하여 특정영역을 제공함이 필요하지 않는 소자형성 영역 위의 접촉홀을 거쳐 상부 배선층과 접촉하는 것이 가능하다.
이 실시예에서, 편의상 첫번재 전극이 소오스 전극이고, 소오스 전극이 드레인 전극이라 가정한다. 그러나 첫번째 전극으로서 드레인 전극이고 두번째 전극으로서 소오스 전극임을 고려하는 것이 물론 가능하다.
다음, 제4a 내지 l도에 의거하여 본 발명에 따른 반도체 장치 제조방법을 제공하는 첫번째 실시예를 설명하려 한다. 이 실시예의 제조방법에 제3a 내지 d도에 도시한 반도체 장치의 첫번째 실시예가 제시된다. 제4a 내지 l도에서 각 부분들은 제3a 내지 d도에서의 대응 부분들이 동일 참조번호를 나타내는 부분들과 동일하고 그 설명을 생략한다.
제4a도에 도시한 바와같이, 5.0×1017/㎝-3불순믈 농도와 대략 2000Å두께를 갖는 n형 GaAs 활성층 14와 대략 10000Å두께를 갖는 i형 GaAs 버퍼층 12는 반절연 GaAs 기판 10상에 엑피택셜 성장으로 연속적으로 이루어진다. 다음, 소자형성 영역은 대략 1.5㎛두께를 갖는 레지스트층 40으로 마스크되고 산소이온은 소자형성 영역 외부에 불활성 영역 16을 형성하기 위하여 150KeV 전력과 2.0×1012㎝-2선량으로 주입된다. 그런 다음, 제4b도에 도시한 바와같이 레지스트층 12는 전자빔 레지스트 또는 포토레지스트를 코팅하므로써 형성되고 레지스트층 42는 소정의 모양으로 패턴화된다. 패턴화된 레지스트층 42는 소오스 전극(첫번째 전극), 공통전극과 드레인 전극(두번째 전극)을 형성하기 위하여 마스크로서 사용된다. 대략 3000Å 두께를 갖는 AuGe/Au층 44는 진공 증기증착으로 증착된다. AuGe/Au층의 층착후 레지스트층 42를 제거하고, AuGe/Au층 44의 불필요한 부분을 리프트 오프(lift off)한다. 그런후에, AuGe/Au층 44의 나머지 부분은 약 1분동안 45℃에서 열처리로 금속화한다. 결과적으로 n형 GaAs활성층 14와 오믹 접촉하는 소오스 전극 18, 공통전극 19와 드레인 전극 20이 형성된다.
다음으로 제4c도에 도시한 바와같이, 레지스트층 46은 전자 빔 레지스트를 코팅하므로써 형성되고, 대략 0.2㎛ 폭을 갖는 애퍼추어 패턴은 FET4의 게이트 전극 31의 형성으로 이루어진다. 그후에 n형 GaAs 활성층 14는 게이트 전극 31이 후단에 형성되는 부분에서 첫번째 요부를 형성하기 위하여 부식액인 HF, H2O2, H2O를 사용하여 대략 1000Å으로 부식된다. 첫번째 요부는 부식물인 플론 12(ccl2F2)를 사용하여 RIE로 또한 형성된다.
다음 제4d도에 도시한 바와같이, 레지스트층 46은 마스크로서 사용되고, 알루미늄(Al)층 48은 증가증착으로 대략 6000Å 두께로 증착된다. Al층 48은 레지스트층 46상에 그리고 n형 GaAs 활성층 14의 첫번째 요부상에 형성된다.
레지스트층 46이 제거되고 Al층 48이 불필요한 부분을 리프트 오프할 때 게이트 접촉부 31a는 제4e도에 도시한 바와같이 형성된다. 이 게이트 접촉부 31a의 끝은 소오스 전극 18, 공통전극19, 드레인 전극 20의 끝보다 높은 위치에 위치한다. 그다음, 레지스트층 50은 전자 빔 레지스트를 코팅하므로써 형성되고, 대략 0.2㎛ 폭을 갖는 에피추어 패턴은 FET2의 게이트 전극 30의 형성으로 이루어졌다. 그후에, n형 GaAs 활성층 14는 게이트 전극 30이 후단에 형성되는 부분에서 두번째 요부를 형성하기 위하여 부식물인 HF, H2O2, H2O를 사용하여 약 1400Å으로 부식된다. 게이트 전극 30에 대한 두번째 요부는 게이트 전극 31에 대한 첫번째 요부보다 조금 더 깊다.
다음 제4f도에 도시한 바와같이, 레지스터층 50은 마스크로서 사용되고 Al층 52는 증기증착으로 약 6000Å 두께로 증착된다. Al층 52는 레지스트층 50상에 그리고 n형 GaAs 활성층 14의 두번째 요부상에 형성된다.
레지스트 50이 제거되고 Al층 52의 불필요한 부분을 리프트 오프할 때 게이트 접촉부 30a는 제4g도에 도시한 바와같이 형성된다. 이 게이트 접촉부 30a의 끝은 게이트 접촉부 31a의 경우와 유사하게 소오스 전극 18, 공통전극 19, 드레인 전극 20의 끝보다 더 높은 위치에 놓여진다.
층 52는 Al층으로 제한되지 않는다. 예를들면, 1000/1000/400Å 두레를 갖는
Ti/Mo/Au층 또는 1000/1000/400Å두께를 갖는 Ti/Pt/Au층은 층 52로서 사용될 것이다.
다음 이산화 실리콘(SiO2)층 54는 CVD로 형성되고, 레지스트층 56은 제4h도에 도시한 바와같이 표면을 평탄화하기 위하여 SiO2층 54상에 형성된다.
다음 CF4와 O2의 가스 혼합물은 게이트 접촉부 30a와 31a의 끝이 제4i도에 도시한 바와같이 노출될 때에만 뒤로 에칭하도록 에칭 가스로서 사용된다.이 에칭 백(back)는 에칭 조건하에서 실행되므로 SiO2층 54와 레지스트 56의 에칭 비율은 같다.
그후에, 레지스트층 58은 노출된 표면 전체에 형성되고, 레지스트층 58은 제4j도에 도시한 바와같이 공통전극 19위의 SiO2층 54에서 접촉홀을 형성하기 위하여 패턴화된다.
더우기, Ti/TiN/Pt/Au층 60은 제4k도에 도시한 바와같이 증기증착 또는 스퍼터링으로 약 2000Å 두께로 노출된 표면 전체에 형성된다. 그것은 증기증착 또는 스퍼터링에 의해 Ti/Pt/Au층을 형성하는 것이 물론 가능하다. 그런 다음, 레지스트층 62는 층 60위에 형성되고, 이 레지스트층 62는 패턴화되므로 레지스트층 62의 일부는 오버게이트부 30b와 31b가 후단에 형성되는 부분에 남는다.
레지스트층 62는 총 60을 에칭할 때 마스크로서 사용되고 레지스트층 62는 그후에 제거된다. 결과적으로, 오버게이트부 30b와 31b는 제4l도에 도시한 바와같이 형성된다. 도시한 바와같이 오버게이트부 30b는 게이트 접촉부 30a의 상부에 접속되고 SiO2층 54상의 소오스 전극 18위의 부분으로 연장된다. 한편, 오버게이트부 31b는 게이트 접촉부 31a의 상부에 접속되고 SiO2층 54상의 공통전극 19와 드레인 전극 20위의 부분으로 연장된다. 오버게이트부 31b는 공통전극 19와 접촉한다.
다음 SiO2층 34는 CVD로 노출된 전체 표면상에 형성된다. 제3b도에 도시한 바와같이 오버게이트부 30b에 달하는 접촉홀, 제3c도에 도시한 바와같이 드레인 전극 20에 달하는 접촉홀과 제3d도에 도시한 바와같이 오버게이트부 31b에 달하는 접촉홀은 SiO2층 34에 형성된다. 그후에 Ti/Pt/Au 배선층 36은 증기증착 또는 스퍼터링에 의해 노출된 전체 표면상에 형성된다. 배선층 36은 제3b도에 도시한 배선층 36a를 형성하기 위하여 Ar 이온 밀링에 의해 패턴화되고, 배선층 36b는 제3c도에 도시하였고, 배선층 36c는 제3d도에 도시하였다.
이 실시예의 방법에 따라서, 오버게이트부는 소오스 전극, 공통전극과 드레인 전극이 제공된 층 위의 층에 제공된다. 이런 이유로 충분히 큰 어라인먼트 마진을 유지하는 것이 가능하여 반도체 장치의 제조를 용이하게 한다.
다음으로 본 발명에 따른 반도체 장치 제조방법의 두번째 실시예의 중요한 단계를 설명하려 한다. 이 두번째 실시예 방법에서, 제4도에 도시한 바와같이 게이트 접촉부 30a와 30a를 형성한 후에 OCD 수지층은 제4h와 i도에서 도시한 단계로 SiO2층 54를 형성하는 대신 스핀 코팅으로 형성된다. OCD 수지층은 게이트 접촉부 30a와 31a의 끝이 노출될 때까지 에칭백된다. 단계는 제4j도에 도시하였고 이 두번째 실시예는 첫번째 실시예의 부분들과 동일하다.
본 발명에 따른 반도체 제조방법의 세번째 실시예의 중요한 단계에 대한 설명을 하려한다.이 세번째 실시예의 방법에서, 제4b도의 접합에 대한 단계 설명뒤에, SiO2층 54는 제5a도에 도시한 바와같이 형성되고 홀들은 게이트 접촉부 30a와 30b가 후단에 형성되는 위치에 대응하는 부분에서 SiO2층 54에 형성된다. 그 다음 제5b도에 도시한 바와같이, 텅스텐(W)층 64는 250℃ 온도와 0.3토르압력에서 SiH4/WF6=1의 가스혼합을 사용하여 CVD에 의한 홀 안쪽에 형성된다. 제5b도에 도시한 상태는 제4i도에 도시한 상태와 동일하다. 제4j도에 도시한 단계와 그후에 이 세번째 실시예는 첫번째 실시예의 방법과 동일하다.
다음 제6a와 b도를 의거하여 본 발명에 따른 반도체 장치의 두번째 실시예를 설명하려 한다. 이 실시예에서 본 발명은 링 발진기에 응용된다. 제6a도는 링 발진기를 도시한 회로도이고, 제6b는 a도에 도시한 링 발진기의 평면도이다. 제6a와 b도에서 각 부분들은 동일 참조번호로 나타낸 제3a 내지 d도에서 대응 부분들과 동일하고, 그의 상세한 설명은 생략한다.
제6a도에 도시한 링 발진기는 2개단에 접속도니 DCFL 인버터회로 INV1과 INV2를 포함한다. 첫번째 단의 결핍형 FET4의 소오스 S와 증가형 FET2의 드레인 D에 접속된 노드는 두번째 단의 증가형 FET2의 게이트 G에 접속된다. 바꾸어 말하면 첫번째 단의 DCFL 인버터회로 INV1부터의 변환된 출력신호는 두번째 단의 DCFL 인버터회로 INV2의 입력신호로서 공급된다. 두번째 단의 DCFL 인버터회로 INV2의 출력신호는 두번째 단의 결핍형 FET4의 소오스와 증가형 FET2의 드레인을 접속한 노드로부터 얻어진다.
제6b도에 도시한 바와같이, DCFL 인버터회로 INV1과 INV2는 접지 배선층 100과 전원전압 VDD를 공급하기 위한 배선층 36b 사이에 형성된다. 좌측부는 DCFL 인버터회로 INV1에 대응하고, 우측부는 DCFL 인버터회로 INV2에 대응한다.
DCFL 인버터회로 INV1의 게이트 전극 31은 오버게이트부 31a를 거쳐 공통전극 19에 결합된다. 이 오버게이트부 31a는 DCFL 인버터회로 INV2의 게이트 전극 30의 오버게이트부 30a로서 또한 사용된다. 다른 말로 이 실시예에서, 오버게이트부 31a는 DCFL 인버터회로 INV1의 오버게이트부 31a와 DCFL 인버터회로 INV2의 오버게이트부 30a로 공통으로 사용된다.
비교할 목적으로, 제7도는 종래의 링 발진기의 평면도를 도시하였다. 제7도에서 각 부분들은 동일 참조번호로 표시된 제2a, b도, 제6b도에서 대응부분과 동일하고 그의 설명은 생략한다.
제7도에서, DCFL 인버터회로 INV1과 INV2는 배선층 24로 연결된다. 따라서, 배선층 24는 소자형성 영역 외부에 반드시 형성되어야 한다. 결과적으로, 첫번째 단의 소오스 전극 18의 끝 B에서 두번째 단의 소오스 전극 18의 끝 B' 사이의 거리는 대략 0.9㎛이다.
한편, 제6b도에 도시한 실시예에서, 첫번째 단의 소오스 전극 18의 끝 A에서 두번째 단의 소오스 전극 18의 끝 A'사이의 거리는 제7도에서 끝 B와 B'사이의 거리와 비교시 작은 7.5㎛이다. 그래서 반도체 장치로 차지하는 면적은 이 실시예에서 따라 효과적으로 감소시킬 수 있다. 바꾸어 말하면, 다수의 회로를 배타적으로 연결하기 위한 특정 영역을 제공할 필요는 없고, 회로가 반도체 장치에 제공된 피치를 감소시키는 것이 가능하므로 반도체 장치의 집적밀도를 형상시킨다.
다음 제8도에 의거하여 본 발명에 따른 반도체 장치의 세번째 실시예의 설명을 하려한다. 이 실시예에서 본 발명은 게이트 어레이형 반도체 장치에 응용한다.
제8도는 반도체 장치의 기본 셀을 도시한 평면도이다. 기본 셀은 결핍형 셀 201과 증가형 셀 202를 포함한다. 제8도에서 영역을 활성영역에 대응하는 팬텀(phantom)선으로 나타내었다.
제9도에 도시한 2-입력 NAND회로를 실현시키기 위하여 제8도에 도시한 기본 셀을 사용할 때 접촉홀들은 선택적으로 형성되고, 접속은 제10도에서 교차선으로 나타내어 만들어졌다. 제9도에서, NAND 회로는 접지 GND와 전원전압 VDD사이에서 도시한 바와같이 연결된 증가형 FET 2022및 2022와 결핍형 FET 2011을 포함한다. 2개의 입력신호 V1과 V2는 각각의 FET 2021및 FET 2022이 게이트에 인가되고, 출력신호 OUT는 FET 2011및 2022을 접속한 노드로부터 얻어진다. 제10도에서 접촉홀 FET 2011의 게이트 전극과 소오스 전극의 오버게이트부를 접속하도록 형성된다. FET 2011의 오버게이트부는 접촉홀을 거쳐 상부 배선층(도시하지 않음)에 접속된다. 배선층 203은 각각의 접촉홀을 거쳐 트랜지스터 2022의 드레인 전극에 FET 2021의 소오스 전극을 접속하도록 형성된다. FET 2011의 소오스 전극은 FET 2021의 드레인 전극으로서 공통으로 사용된다. FET 2011,2021,2022의 오버게이트부가 불필요한 접촉을 방지하기 위하여 각각의 게이트 접촉부상에 부분적을 형성된다.
제11도에 도시한 2-입력 NOR 회로를 실현시키기 위하여 제8도에 도시한 기본 셀을 사용할 때 접촉홀들은 선택적으로 형성되고, 접속은 제12도에서 교차선으로 나타내어 만들어졌다. 제11도에서, NOR 회로는 접지 GND와 전원1전압 VDD사이에 나타난 바와같이 접속된 결핍형 FET 2011과 증가형 FET 2021및 2022를 포함한다. 2개 입력신호 V1과 V2는 각각의 FET 2021,2022의 게이트에 인가되고, 출력신호 OUT는 FET 2011,2021,2022를 접속하는 노드로부터 얻어진다. 제12도에서, 접촉홀은 FET 2011의 게이트 전극과 소오스 전극의 오버게이트부를 접속하도록 형성된다. 배선층 204는 각각의 접촉홀을 거쳐 트랜지스터 2022의 드레인 전극에 FET 2021의 드레인 전극을 접속하도록 형성된다. FET 2011의 오버게이트부는 접촉홀을 거쳐 배선층 204에 또한 접속된다. FET 2011의 소오스 전극은 FET 2021의 드레인 전극으로서 공통으로 사용된다. FET 2011,2021,2022의 오버게이트부가 불필요한 접촉을 방지하기 위하여 각각의 게이트 접촉부상에서 부분적으로 형성된다.
제10도와 제12도에서, NAND 회로와 NOR 회로 각각이 점유한 면적은 제8도에 도시한 기본 셀들로 점유한 것은 약 78.75㎠이다. 그러나 NOR 회로가 종래의 기본 셀을 사용으로 형성될 때, 특정영역이 바람직한 접촉을 하도록 독점적으로 요구하기 때문에 제13도에 도시한 바와같이 NOR 회로로 점유돈 면적은 대략 146.25㎛2이다. 이 실시예에서 배선을 설계하는 자유도는 상부 배선층가 접촉하도록 접촉 패드를 제공할 필요가 없기 때문에 종래의 장치와 비교시 크다.
그러므로, 본 발명에 따라서 다음의 유리한 효과가 얻어질 수 있다. 첫째, FET의 게이트가 T자형 단면이기 때문에 FET의 특성을 저하시키지 않고 게이트를 통하여 지나는 전류의 전류밀도를 감소시키는 것이 가능하고, FET의 게이트와 드레인 사이의 거리와 게이트와 소오스 사이의 거리를 단축시키는 것이 가능하고, FET의 게이트와 소오스 또는 드레인 사이의 만족스런 접속을 실현시키는 것이 또한 가능하다. 소오스 또는 드레인이 활성층과 오믹 접촉하고 Au 또는 그와 같은 것으로 구성되므로 게이트가 활성층과 접촉하고 Au 또는 그와같은 것으로 만들어지기 때문에 FET의 소오스와 게이트 또는 드레인의 직렬 접속은 가능하지 않다. 둘째, FET의 게이트, 소오스와 드레인 전극이 동일한 두께를 갖기 때문에 FET의 정통성을 보장하고 제조과정을 간단히 하기 위하여 공통 과정으로 게이트, 소오스와 드레인 전극을 형성하는 것이 가능하다. 세째, 접촉홀이 FET의 소오스 또는 드레인에 게이트를 접속하기 위하여 선택적으로 형성되기 때문에 접촉을 독점적으로 만드는 접촉 패드를 형성할 필요가 없고, 배선을 설계하는 자유도는 반도체 장치로 점유된 면적을 증가시킴이 없이 크다.
설명한 실시예에서, 본 발명은 요부 게이트 구조를 갖는 FET에 응용된다. 그러나, 본 발명은 쇼트키 게이트 FET와 유사한, 즉, 게이트 전극을 통하여 전류가 쉽게 흐르는 반도체 장치에 응용될 것이다. 예를들면, 본 발명은 MOSFET, MESFET, MISFET, HEMT에 응용될 것이다.
더우기, 본 발명은 이들 실시예에 제한되지 않고, 다양한 수정과 변경을 본 발명의 영역에서 벗어남이 없이 구성될 것이다.

Claims (29)

  1. 반도체 기판(10), 상기 반도체 기판상에 형성된 활성층(14), 상기 활성층상에 각각 형성된 소오스 전극(19)와 드레인 전극(20), 상기 소오스 전극과 드레인 전극 사이의 상기 활성층상에 형성된 게이트 전극(31)으로 이루어지는 반도체 장치에 있어서, 상기 게이트 전극(31)이 상기 활성층(14)과 접촉하고 상기 소오스와 드레인 전극(19,20)의 두께보다 더 큰 두께를 갖는 게이트 접촉부(31a)와 상기 게이트 접촉부와 접속되고 하나의 상기 소오스 전극과 드레인 전극의 최소한의 부분위로 연장되는 오버게이트부(31b)를 포함하고, 첫번째 절연층(32)이 상기 소오스 및 드레인 전극과 상기 게이트 접촉부를 덮고 상기 활성층상에 형성되고, 상기 첫번째 절연층이 상기 하나의 소오스와 드레인 전극에 접속된 상기 오버게이트부를 통하여 첫번째 접촉홀을 갖는 것을 특징으로 하는 반도체 장치.
  2. 청구범위 제1항에 았어서, 상기 오버게이트부(31b)를 덮고, 상기 첫번째 절연층상에 형성되고, 상기 오버게이트부(31b)위의 위치에서 두번째 접촉홀을 갖는 두번째 절연층(34)과 상기 두번째 절연층상에 형성되고, 상기 두번째 접촉홀을 거쳐 상기 오버게이트부(31b)에 접속된 배선층(36)을 더 제공하는 것을 특징으로 하는 반도체 장치.
  3. 청구범위 제1항 또는 제2항에 있어서, 상기 소오스, 드레인, 게이트 전극(19,20,21)이 쇼트가 게이트 FET(2,4)의 전극을 형성하는 것을 특징으로 하는 반도체 장치.
  4. 청구범위 제1항에 있어서, 상기 반도체 기판(10)이 반절연 GaAs로 만들어지고, 상기 활성층(4)이 도핑된 GaAs로 만들어진 것을 특징으로 하는 반도체 장치.
  5. 청구범위 제1항 또는 제2항에 있어서, 상기 오버게이트부(31b)가 상기 기판(10)이 표면에 수직인 면을 따라 취해진 단면에 T자형을 갖는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판(10), 상기 반도체 기판상에 형성된 활성층(14), 상기 활성층상에 각각 형성된 첫번째, 두번째 세번째 전극(18,19,20), 상기 첫번째와 두번째 전극(18,19) 사이의 상기 활성층상에 형성된 첫번째 게이트 전극(30), 상기 두번째 게이트 전극(31)으로 이루어지는 반도체 장치에 있어서, 상기 첫번째 게이트 전극(30)과 상기 첫번째 및 두번째 전극(18,19)이 첫번째 FET(2)의 전극을 형성하고, 상기 첫번째 게이트 전극이 상기 활성층(14)과 접촉하고 상기 첫번째와 두번째 전극이 두께보다 더 두꺼운 두께를 갖는 첫번째 게이트 접촉부(30a)와 상기 첫번째 게이트 접촉부에 접속되고 상기 첫번째 전극(18)의 최소한의 부분위로 연장되는 첫번째 오버게이트부(30b)를 포함하고, 상기 두번째 게이트 전극(31)과 상기 두번째 및 세번째 전극(19,20)이 두번째 FET(4)의 전극을 형성하고, 상기 두번째 게이트 전극이 상기 활성층과 접촉하고 상기 두번째 및 세번째 전극의 두께보다 더 두꺼운 두께를 갖는 두번쩨 게이트 접촉부(31a)와 상기 두번째 게이트 접촉부에 접속하고 상기 두번째 전극의 최소한의 부분위로 연장된 두번째 오버게이트부(31b)를 포함하고, 상기 첫번째와 두번째 게이트 접촉부와 세번째 전극을 통하여 상기 첫번째 전극을 덮고 상기 활성층상에 형성되고, 상기 두번째 전극에 접속된 상기 두번째 오버게이트부를 통하여 첫번째 접촉홀을 갖는 첫번째 절연층 제공되는 것을 특징으로 하는 반도체 장치.
  7. 청구범위 제6항에 있어서, 상기 첫번째 및 두번째 오버게이트부(30b,31b)를 덮고 상기 첫번째 절연층상에 형성되고, 상기 두번째 오버게이트부(31b)위의 위치에서 두번째 접촉홀을 갖는 두번째 절연층(34)과 상기 두번째 절연층상에 형성되고, 상기 두번째 접촉홀을 거쳐 상기 두번째 오버게이트부(31b)에 접속된 첫번째 배선층(36c)을 더 제공하는 것을 특징으로 하는 반도체 장치.
  8. 청구범위 제6항 또는 제7항에 있어서, 상기 첫번째 FET(2)가 상기 드레인 전극과 두번째 전극으로서 각각 상기 첫번째와 두번째 전극(18,19)을 사용하는 증가형이고, 상기 두번째 FET(4)가 상기 소오스 전극과 드레인 전극으로서 각각 상기 두번째와 세번째 전극(19,20)을 사용하는 결핍형인 것을 특징으로 하는 반도체 장치.
  9. 청구범위 제7항에 있어서, 상기 두번째 절연층(34)에 형성된 세번째 접촉홀과 상기 세번째 접촉홀을 거쳐 상기 첫번째 오버게이트부(30b)에 접속되고, 상기 두번째 절연층상에 형성된 두번째 배선층(36a)를 더 제공하는 것을 특징으로 하는 반도체 장치.
  10. 청구범위 제9항에 있어서, 상기 세번째 전극(20)위의 위치에서 상기 첫번째와 두번째 절연층(32,34)을 통과하는 네번째 접촉홀과 상기 네번째 접촉홀을 거쳐 상기 세번째 전극에 접속되고, 상기 두번째 절연층상에 형성된 세번째 배선층(36b)을 더 제공하는 것을 특징으로 하는 반도체 장치.
  11. 청구범위 제6항 또는 제7항에 있어서, 상기 첫번째와 두번째 오버게이트부(30b,31b)가 상기 기판(10)의 표면에 수직인 면을 따라 취해진 단면에 각각 T자형을 갖는 것을 특징으로 하는 반도체 장치.
  12. 청구범위 제6항에 있어서, 상기 첫번째와 두번째 FET(2,4)가 그룹을 형성하고, 다수의 그 그룹들이 상기 활성층(14)상에 제공된 것을 특징으로 하는 반도체 장치.
  13. 반도체 장치 제조방법에 있어서, 반도체 기판(10), 상기 반도체 기판의 표면상에 형성된 활성층(14), 상기 활성층에 각각 형성된 소오스 전극(19)과 드레인 전극(20), 상기 소오스와 드레인 전극 사이의 상기 활성층상에 형성되고 상기 소오스와 드레인 전극의 두께보다 더 두꺼운 두께를 갖는 게이트 접촉부(31a), 상기 게이트 접촉부의 정상 표면이 노출되도록 하기 위하여 상기 활성층상에 형성되고 상기 소오스 및 드레인 전극과 상기 게이트 접촉부의 측면을 덮는 첫번째 절연층(32)를 포함하는 적층구조를 제조하고, 하나의 상기 소오스와 드레인 전극(19,20)위로 직렬로 상기 첫번째 절연층(3)에 첫번째 접촉홀을 형성하고, 다른 하나의 상기 소오스와 드레인 전극(19,20)의 최소한의 부분위로 연장되고, 상기 첫번째로 접촉홀을 거쳐 상기 하나의 상기 소오스와 드레인 전극에 접속된 상기 첫번째 절연층 위에 있고, 게이트 전극(31)을 형성하기 위하여 상기 게이트 접촉부(31a)에 접속된 상기 오버게이트부를 형성하는 단계로 제공된 반도체 장치 제조방법.
  14. 청구범위 제13항에 있어서, 상기 오버게이트부를 덮도록 상기 첫번째 절연층상에 두번째 절연층(34)을 형성하고, 상기 오버게이트부 위의 위치에서 상기 두번째 절연층에 두번재 접촉홀을 형성하고, 상기 두번째 접촉홀을 거쳐 상기 오버게이트부에 접속되고, 상기 두번째 절연층상에 배선층(36)을 형성하는 단계로 더 제공된 것을 특징으로 하는 반도체 제조방법.
  15. 청구범위 제13항 또는 제14항에 있어서, 상기 제조공정 단계가 첫번째 두께로 상기 활성층(14)상에 상기 소오스와 드레인 전극(19,20)을 형성하고, 상기 첫번째 두께보다 더 두꺼운 두번째 두께로 상기 활성층상에 상기 게이트 접촉부(31a)를 형성하고, 상기 활성층, 상기 소오스와 드레인 전극과 게이트 접촉부(31a)상에 상기 첫번째 절연층(32)을 형성하고, 상기 게이트 접촉부의 정상 표면에만 노출하도록 상기 첫번째 절연층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  16. 청구범위 제13항 또는 제14항에 있어서, 상기 제조공정 단계가 첫번째 두께로 상기 활성층(14)상에 상기 소오스와 드레인 전극(19,20)을 형성하고, 상기 소오스와 드레인 전극을 전체로 덮도록 상기 활성층상에 상기 첫번째 절연층(32)을 형성하고, 상기 소오스와 드레인 전극 사이에 상기 활성층의 표면을 노출하도록 상기 첫번째 절연층에 홀을 형성하고, 상기 게이트 접촉부(31a)를 형성하도록 컨덕터로 상기 홀을 채우는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  17. 청구범위 제13항 또는 제14항에 있어서, 상기 제조공정 단계가 소트키 게이트 FET(2,4)의 전극으로서 상기 게이트 접촉부(31a)와 상기 소오스 및 드레인 전극(19,20)을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치 제조방법.
  18. 청구범위 제13항 또는 제14항에 있어서, 상기 제조공정 단계가 반절연 GaAs의 상기 반도체 기판(10)과 도핑된 GaAs의 상기 활성층(14)을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  19. 청구범위 제13항 또는 제14항에 있어서, 오버게이트부를 형성하는 상기 단계가 상기 기판(10)의 표면에 수직인 면을 따라 취해진 단면에 T자형으로 상기 오버게이트부(31a)를 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  20. 반도체 장치 제조방법에 있어서, 반도체 기판(10), 상기 반도체 기판의 기판 표면상에 형성된 활성층(14), 상기 활성층상에 각각 형성된 첫번째, 두번째와 세번째 전극(18,19,20), 상기 첫번째 및 두번째 전극(18,19)과 상기 두번째 및 세번째 전극(19,20) 사이에 상기 활성층상에 형성된 첫번째와 두번째 게이트 접촉부(30a,31a), 상기 첫번째 내지 세번째 전극의 두께보다 더 두꺼운 두께를 갖는 상기 첫번째와 두번째 게이트 접촉부, 상기 첫번째와 두번째 게이트 접촉부의 정상 표면이 노출되도록 상기 첫번째와 두번째 게이트 접촉부의 측면과 상기 첫번째 내지 두번째 전극을 덮고 상기 활성층상에 형성된 첫번째 절연층(32)을 포함하는 적층구조를 제조하고, 상기 두번째 전극(19)위에 직렬로 상기 첫번째 절연층(32)에 첫번째 접촉홀을 형성하고, 상기 첫번째 전극(18)의 최소한의 부분위로 연장되고 첫번째 게이트 전극(30)을 형성하도록 상기 첫번째 게이트 접촉부(30a)에 접속된 첫번째 오버게이트부(30b), 상기 첫번째 접촉홀을 거쳐 상기 두번째 전극에 접속되고 상기 두번째 전극(19)의 최소한의 부분위로 연장되고 두번째 게이트 전극(31)을 형성하도록 상기 두번째 게이트 접촉부(31a)에 접속된 두번째 오버게이트부(31b), 상기 첫번째 절연층(32)상에 첫번째와 두번째 오버게이트부(30b,31b)를 형성하는 단계를 제공하는 것을 특징으로 하는 반도체 장치 제조방법.
  21. 청구범위 제20항에 있어서, 상기 첫번째와 두번째 오버게이트부를 덮도록 상기 첫번째 절연층(3)상에 두번째 절연층(34)을 형성하고, 상기 두번째 오버게이트부(31b)위의 위치에서 상기 두번째 절연층(34)에서 두번째 접촉홀을 형성하고, 상기 두번째 접촉홀을 거쳐 상기 두번째 오버게이트부(31b)에 접속되고 상기 두번째 절연층(34)상에 배선층(36c)를 형성하는 단계를 더 제공하는 것을 특징으로 하는 반도체 장치 제조방법.
  22. 청구범위 제20항 또는 제21항에 있어서, 상기 제조공정 단계가 첫번째 단계로 상기 활성층(14)상에 상기 첫번째 내지 세번째 전극(18,19,20)을 형성하고, 상기 첫번째 두께보다 더 두번째 두께로 상기 활성층상에 상기 첫번째와 두번째 게이트 접촉부(30a,31a)를 형성하고, 상기 활성층, 상기 첫번째 내지 세번째 전극(18-20), 상기 첫번째와 두번째 게이트 접촉부(30a,31a)상에 상기 첫번째 절연층(32)을 형성하고, 상기 첫번째와 두번째 게이트 접촉부(30a,30b)의 정상 표면을 노출하도록 상기 첫번째 절연층(32)의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  23. 청구범위 제20항 또는 제21항에 있어서, 상기 제조공정 단계가 첫번째 두께로 상기 활성층(14)상에 상기 첫번째 내지 세번째 전극(18,19,20)을 형성하고, 상기 첫번째 내지 세번째 전극 전체를 덮도록 상기 활성층상에 상기 첫번째 절연층(32)을 형성하고, 상기 첫번째 및 두번째 전극(18,19) 사이와 상기 두번째 및 세번째 전극(19,20) 사이의 상기 활성층(14)의 표면을 노출하도록 상기 첫번째 절연층(32)에 한쌍의 홀을 형성하고, 상기 첫번째와 두번째 게이트 접촉부(30b,31b)를 형성하도록 컨덕터에 의해 한쌍의 홀을 채우는 단계로 것을 특징으로 하는 반도체 장치 제조단계.
  24. 청구범위 제20항 또는 제21항에 있어서, 상기 제조공정 단계가 쇼트키 케이트 FET(2,4)의 전극으로서 상기 첫번째와 두번째 접촉부(30a,31a)와 상기 첫번째 내지 세번째 전극(18-20)을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  25. 청구범위 제20항 또는 제21항에 있어서, 상기 제조공정 단계가 반절연 GaAs의 상기 반도체 기판(10)과 도핑된 GaAs의 상기 활성층(14)을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  26. 청구범위 제20항 또는 제21항에 있어서, 첫번째와 두번째 오버게이트부를 형성하는 상기 단계가 상기 기판(10)의 표면에 수직인 면을 따라 취한 단면에 T자형으로 상기 첫번째와 두번째 오버게이트부(30b,31b)를 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  27. 반도체 장치 제조방법에 있어서, 소오스 전극(18,19), 드레인 전극(19,20), 게이트 접촉부(31a)를 포함하는 각각의 FET, 기판(10)상에 형성된 활성층(14)위의 배열로 다수의 FET부(2,4)를 형성하고, 대응하는 하나의 상기 FET부의 하나의 소오스와 드레인 전극의 최소한의 부분위로 연장하는 각각의 상기 오버게이트부, 상기 FET부의 대응 게이트 접촉부와 접촉하는 오버게이트부(31b)를 형성하므로써 임의의 하나의 상기 FET부를 결합하는 단계를 제공하는 것을 특징으로 하는 반도체 장치 제조방법.
  28. 청구범위 제27항에 있어서, 상기 대응하는 하나의 상기 결합 단계가 상기 FET부(2,4)의 하나의 소오스와 드레인 전극(18,19 ; 19,20)의 최소한 하나의 상기 오버게이트부(31b)를 접속하는 것을 특징으로 하는 반도체 장치 제조방법.
  29. 청구범위 제28항에 있어서, 상기 결합단계가 다른 하나의 FET부의 드레인 전극(18)으로서 공통으로 하나의 FET부의 최소한 소오스 전극(19)을 사용하는 상기 FET부(2,4)를 결합하는 것을 특징으로 하는 반도체 장치 제조방법.
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