KR940000750B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
반도체장치 및 그 제조방법
[도면의 간단한 설명]
제1도는 본 발명에 따른 반도체장치의 구성을 설명하기 위한 구조단면도.
제2도(a)~(g)는 본 발명에 따른 반도체장치의 1실시예의 제조방법을 나타낸 단면도.
제3도(a),(b)는 종래의 리프트오프법에 의해 전극을 형성하는 과정을 설명하기 위한 도면.
제4도(a)~(d)는 종래의 다층레지스트법을 설명하기 위한 도면.
제5도(a)~(d)는 종래의 절연막(스페이서)리프트오프법을 설명하기 위한 도면.
제6도는 본 발명에 따른 실시예에서 작성한 전계효과 트랜지스터(FET) 특성의 2층 절연막 웨이퍼에서의 문턱치전압의 분포도.
제7도는 종래의 절연막(스페이서)리프트오프법에 의해 작성된 전계효과 트랜지스터(FET)의 문턱치전압의 분포특성도이다.
[발명의 상세한 설명]
[기술분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 집적회로에 있어서 리프트오프(lift off)법을 적용해서 전극과 하층배선을 고수율(高收率)로 형성하고, 또 다층배선(多層配線)에 적절한 평탄화를 실현할 수 있도록 된 반도체장치 및 그 제조방법에 관한 것이다.
[배경기술]
화합물 반도체기판상에 전계효과 트랜지스터(FET)나 집적회로를 제작하는 경우에 있어서, 기판표면상으로의 각종 전극이나 하층배선(下層配線)의 형성은 리프트오프(lift off)법을 이용하는 것이 일반적이다. 그 이유는, 실리콘 LSI를 제조하는데 널리 이용되고 있는 웨트에칭(Wet etching)법, 즉 전극금속이나 하층배선금속을 산성 내지 염기성의 약액으로 에칭하는 방법을 화합물반도체기판에 적용하면, 약액이 기판과 화학반응을 일으킨다는 문제가 생기기 때문이다. 더우기, 실리콘 초 VLSI와 같은 정도의 미세가공이 요구된다는 점에서도 이 웨트에칭법은 부적당하다.
한편 미세화에 대해서는 약액 대신 가스플라즈마에서 발생한 이온을 이용하는 이른바 플라즈마 에칭법이나 반응성이 이온에칭법을 생각할 수도 있으나, 이들 방법들은 에칭될 피에칭재에 대한 화합물반도체기판의 선택성이 낮아 웨트에칭법과 동일한 문제가 있다. 더구나, 플라즈마조사(照射)라던가 이온충격에 의해 화합물반도체기판에 대미지(damage)가 생긴다는 불가피한 문제가 남게 된다.
[발명의 개시]
집적회로의 미세화에 대해 전극과 배선의 전기저항을 작게 하기 위해서는, 전극 및 배선금속의 두께를 두껍게 할 필요가 있다. 이 경우, 전극과 배선의 형성에 리프트오프법을 적용하면, 예컨대 제3도(a),(b)에 도시된 바와 같이 버(burr)(30)가 게이트전극(2)에 발생하게 되는데, 이와 같은 버(30)를 남기고 다층배선을 실시하면 버(30)의 부분에서 층간절연막이 분할된다던가 상하배선 사이에 전계집중이 일어나는 것이 원인으로 되어 쇼트현상이 발생하여 집적회로의 수율이 저하된다는 문제가 있다. 여기서, 제3도(a)의 참조부호 21은 포토레지스트를 나타낸다.
상기와 같은 버(30)를 없애기 위해, 예컨대 제4도(a)~(d)에 그 제조공정의 개요를 나타낸 다층레지스트법이 시도되고 있다. 이 다층레지스트법은 리프트오프에 이용하는 레지스트를 두껍게 함과 동시에 레지스트단면형상을 역사다리형으로 함으로써 버(30)의 발생을 방지하는 것이다. 그렇지만, 이 다층레지스트법에서는 미세화의 관점에서도 최하층의 레지스트를 반응성 이온에칭하는 것이 일반적이기 때문에 반도체표면에 대미지를 줄 염려가 있다. 더구나, 이 다층레지스트법은 공정수가 많고 복잡하기 때문에, 제어성과 재현성이 나빠 수율(收率) 및 생산성이 저하된다는 결점이 있다. 제4도에서 참조부호 21,23은 포토레지스트, 22는 중간층, 2는 게이트전극을 나타낸다.
상기와 같은 문제를 해결하기 위한 방법으로서, 예컨대 제5도(a)~(d)에 그 제조공정의 개요를 나타낸 절연막(스페이서)리프트오프법이 있다. 이 절연막리프트오프법은 다층레지스트법의 하층레지스트부분을 절연막(11)으로 바꾸어 놓은 것으로서 리프트오프후의 형상이 평탄화된다는 잇점을 갖고 있다. 그렇지만, 이 방법은 절연막의 가공에 반응성 이온에칭을 적용하기 때문에, 역시 반도체기판표면의 대미지가 문제로 된다. 즉, 예컨대 절연막으로서 질화규소막을 이용한 절연막리프트오프법으로 GaAs기파상에 전계효과 트랜지스터(FET)를 작성하면, 전계효과 트랜지스터의 문턱치전압(Vth)의 옻가 커지게 된다는 것이 확인되었다.
본 발명은 상기와 같은 각종 기술상의 문제점을 해결할 수 있는 반도체장치 및 그 제조방법을 제공하는 것을 그 목적으로 한다. 즉, 본 발명에 따른 반도체기판 바로 위에 전극 및 하층배선을, 이들 전극 및 하층배선과 같거나 그 이상이 두께로 반도체기판표며에 서로 화학적 성질이 다른 2종류의 절연재료로 형성한 2층의 절연막에 설치한 개구부에 매립한 구성으로 되어 있다. 이러한 구성은, 화합물반도체 기판표면에 2종류의 절연재료로 상,하 2층의 절연막을 형성하고, 상층의 절연막상에 소정의 포토레지스트패턴을 형성하며, 이 포토레지스트패턴을 마스크로해서 상층의 절연막은 반응성 이온에칭하고, 이어서 포토레지스트패턴과 상층의 절연막을 마스크로 해서 하층의 절연막은 웨트에칭함으로써 상,하층의 양절연막에 포토레지스트패턴과 동일한 개구부를 형성한 후, 전극 및 하층배선의 금속을 증착하고 리프트하는 공정에 의해 얻어진다.
본 발명에 의해 만들어진 반도체장치는, 2층절연막중에 전극과 하층배선이 매립된 상태로 되어 평탄한 구조가 얻어짐과 더불어, 상층의 절연막을 이방성이 높은 반응성 이온에칭에 의해 높은 정밀도로 미세가공하고, 또 이 반응성 이온에칭이 하층이 절연막부분에서 정지하기 때문에 반도체기판표면은 이온충격에 의한 대미지로 부터 보호되게 된다.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명에 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제1도는 본 발명의 구성을 설명하기 위한 구조단면도로서, 반도체기판(1)의 표면에 2종류의 화학적 성질이 다른 절연막(11)(12)을 적층하고, 이 2층절연막(11)(12)에 형성한 개구부내에 게이트전극(2)과 오믹전극(3) 및 하층배선(4)을 매립하는 것이 본질이다.
제2도(a)~(g)에 본 발명에 따른 반도체장치의 1실시예의 제조방법을 나타낸다. 본 실시예에서는 반도체기판 예컨대 GaAs기판(1)상에 전계효과 트랜지스터(FET)를 작성하는 경우를 예시한다.
먼저, 도전층(5)을 형성한 GaAs기판(1)의 표면에 통상적인 CVD(Chemical Vapor Deposition)법에 의해 하층의 제1절연막(2), 예컨대 산화규소(SiO2)막을 1000Å의 두께로 형성하고, 이어서 플라즈마 CVD법에 의해 SiO2막(12)의 재료와 다른 재료로 이루어진 상층의 제2절연막(11), 예컨대 질화규소(Si-N)막 혹은 폴리이미드수지(Polyimide Resin)막을 3500Å의 두께로 형성한다(제2도(A)).
그리고 이 2층절연막(11)(12)상에 소정의 포토레지스트패턴(21)을 형성한다(제2도(b)).
이 포토레지스트패턴(21)을 마스크로 해서 예컨대 CF4가스 플라즈마를 이용한 반응성 이온에칭(가스압 : 5×10-2Torr, 파워 : 100W, 시간 : 2분)에 의해 상층의 질화규소막(11)을 에칭하여 포토레지스트패턴(21)과 동일한 개구부(31)를 설치한다. 이때, 하층의 SiO2막(12)의 에칭속도는 상층의 질화규소막(11)의 에칭속도의 1/5이므로, 반응성 이온에칭은 실질적으로 하층의 산화규소막(2)부위에서 정지하게 된다.(제2도(c)).
이어, 이 포토레지스트패턴(21)과 상층의 질화규소막(11)을 마스크로 해서 웨트에칭, 예컨대 완충불산액으로 30초간 에칭하여 하층의 산화규소막(12)에 개구부(32)를 설치한다(제2도(d)).
그리고 상기 공정이 끝난 직후에, 예컨대 Au-Ge/Ni/Au 합금을 4000Å의 막두께로 증착하고 리프트오프함으로써 오미전극(3)을 형성한다(제2도(e)).
이어서 450℃로 열처리한 다음, 플라즈마 CVD법에 의해 3000Å의 두께로 상층의 질화규소막(11)과 동일한 재료로 된 절연막인 질화규소막(13)을 형성한다.(제2도(f)).
마지막으로, 상기 공정과 완전히 동일한 공정에 의해 2층의 절연막, 즉 하층의 산화규소막(12) 및 상층을 형성하는 질화규소막(11)(13)에 형성하 개구부에 예컨대 Ti/Au 합금을 7000Å의 두께로 증착하고 리프트오프함으로써 게이트전극(2) 및 하층배선(4)을 형성한다(제2도(g)).
본 실시예에 의해 2층절연막 웨이퍼에 작성한 전계효과 트랜지스터(FET)의 문턱치전압의 분포를 제6도에 예시하고, 비교를 위해 하층의 절연막이 없는 상태에서 제5도(a)~(d)에 도시한 종래의 절연막(스페이서)리프트오프법으로 작성한 전계효과 트랜지스터(FET)의 경우의 문턱치전압의 전형적인 분포예를 제7도에 나타낸다. 이들 제6도 및 제7도에 있어서 횡축은 전계효가 트랜지스터(FET)의 문턱치전압 Vth(Volt)을 나타내고, 종축은 전계효과 트랜지스터(FET)의 전류구동능력을 의미하는 성능지수 K벡터(mA/V2)을 나타낸다. 이들 제6도와 제7도를 비교해 보면, 반응성 이온에칭을 실시하면 반도체기판표면에 대미지를 주어 전계효과 트랜지스터(FET)의 특성에 악영향을 끼치는 것을 분명히 알 수 있어서, 본 발명의 유효성을 확인할 수 있다.
본 발명은 상층의 절연막의 반응성 이온에칭과 하층의 절연막의 웨트에칭에 대해 상층, 하층의 절연막이 각각 에칭의 선택성을 갖는다는 것이 본질이다. 또 하층의 절연막에 대한 에칭은 반도체기판에 대미지를 주지 않으면 본 발명의 목적을 달성하는 것이므로, 본 실시예에 예시된 웨트에칭에 한정되지 않고, 플라즈마 에칭 등과 같은 방법을 적용하는 것도 물론 가능하다. 이러한 의미에서 2층절연막의 재료의 조합은 어떤 실시예에 한정되지 않고, 예컨대 질화규소/폴리이미드수지(Si-N/PIQ)라던가 폴리이미드수지/산화규소(PIQ/SiO2) 등과 같이 임의의 조합이 가능하다.
또, 본 실시예에서는 하층의 절연막을 웨트에칭함에 있어 산화규소막의 막두께를 1000Å으로 얇게 함으로써 싸이드에칭(side etching)을 줄여 미세가공의 정밀도의 향상을 도모했지만, 필요로 하는 정밀도에 따라 막두께를 임의로 선택할 수 있음은 물론이다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 반도체장치의 구조는 마치 2층의 절연막층에 전극과 하층배선이 매립된 상태로 되어 평탄한 구조가 얻어지게 된다.
더구나, 이방성이 높은 반응성 이온에칭으로 두꺼운 상층의 절연막을 가공하고 있기 때문에 고정밀도의 미세가공이 가능하고, 또한 이 반응성 이온에칭이 하층의 절연막부분에서 정지하기 때문에 화합물반도체기판의 표면은 이온충격에 의한 대미지로부터 보호되게 된다. 더욱이, 하층의 절연막을 웨트에칭하는 것은 에칭후의 청정한 표면에 전극 및 하층배선의 금속재료를 증착하는 효과를 갖게 된다.
Claims (4)
- 반도체기판(1) 바로 위에 전극(2)(3) 및 하층배선(4)이, 그 반도체기판(1)의 표면에 서로 화학적 성질이 다른 2종류의 절연재료로 상기 전극(2)(3) 및 상기 하층배선(4)과 같거나 그 이상의 두께로 형성한 2층 절연막(11)(12)에 설치한 개구부(31)(32)에 매립되어 이루어지고, 상기 2층절연막(11)(12)의 하층절연막(12)을 구성하는 산화규소가 2000Å이하의 두께로 되어 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 2층절연막(11)(12)의 하층절연막(12)이 산화규소, 상층절연막(11)이 질화규소로 구성된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 2층절연막(11)(12)의 하층절연막(12)이 산화규소, 상층절연막(11)이 폴리이미드수지로 구성된 것을 특징으로 하는 반도체장치.
- 화합물반도체기판표면에 2종류의 절연재료로 각각 구성하는 하층의 제1절연막(12) 및 상층의 제2절연막(11)으로 이루어지는 2층막(11)(12)을 형성하고, 그 제2절연막(11)상에 소정의 포토레지스트패턴(21)을 형성하며, 이 포토레지스트패턴(21)을 마스크로 해서 상기 제2절연막(11)을 반응성 이온에칭하고, 이어서 이들 포토레지스트패턴(21)과 제2절연막(11)을 마스크로 해서 상기 제1절연막(12)을 웨트에칭함으로써 상기 포토레지스트패턴(21)과 동일한 개구부(31)(32)를 상기 제1절연막 제2절연막으로 이루어진 2층막(11)(12)에 형성한 후, 전극(2) 및 하층배선(4)을 형성하는 금속을 증착하고 리프트오프하는 각 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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