JPH01205086A - 注入マスクの自己制限アンダーカットを具備する自己整列耐火ゲート製造方法 - Google Patents

注入マスクの自己制限アンダーカットを具備する自己整列耐火ゲート製造方法

Info

Publication number
JPH01205086A
JPH01205086A JP63324762A JP32476288A JPH01205086A JP H01205086 A JPH01205086 A JP H01205086A JP 63324762 A JP63324762 A JP 63324762A JP 32476288 A JP32476288 A JP 32476288A JP H01205086 A JPH01205086 A JP H01205086A
Authority
JP
Japan
Prior art keywords
gate
layer
etching
mask
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63324762A
Other languages
English (en)
Inventor
Matthew L Balzan
マチュー・リー・バルザン
Arthur E Geissberger
アーサー・ユージン・ゲイスバーガー
Robert A Sadler
ロバート・アレン・サドラー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Standard Electric Corp
Original Assignee
International Standard Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Standard Electric Corp filed Critical International Standard Electric Corp
Publication of JPH01205086A publication Critical patent/JPH01205086A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28581—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/051—Etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/105—Masks, metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/131—Reactive ion etching rie
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/945—Special, e.g. metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Junction Field-Effect Transistors (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は砒化ガリウム（Ｇ　ａ　Ａ　ｓ　）電界効果ト
ランジスタ（ＦＥＴ）に関するものであり、またこのよ
うなトランジスタの製造方法に関するものである。特に
、本発明は集積回路分野において使用するための自己整
列ゲー）　（ＳＡＧ）を製造するための方法に関するも
のである。
［従来の技術］ この方法は現在以下の２つのカテゴリに属して使用され
ている。即ち（１）熱安定耐火ゲート（ＲＧ）　、およ
び（２）代用ゲー）　（ＳＧ）である。処理の観点から
、ＲＧ方法はＳＧ方法より製造が簡単で容易であるが、
それはシジッツキ（Ｓ　ｃｈｏｔＬｋｙ　）ゲート金属
の熱安定性について厳しい要求がある。ＳＧアプローチ
はゲート金属における異常な熱安定性を必要としないが
、慎重に制御されたＴ形プロファイルを具備する３層ゲ
ート代用マスクの困難な形成を必要とする。
ＲＧアプローチはＳＧアプローチよりも全体的に優れて
いるけれども、ＲＧアプローチの先の実施例は不十分な
技術のためこの方法のいくつかの様相を妥協する必要が
あった。過去における１つの大きな問題はゲート金属の
熱安定性が７５０−８００℃以上の温度で自己整列され
たｎ＋注入の焼きなまし°を許容するには不十分である
が、しかるに装置のチャンネル注入の最適な活性化は８
００℃以上で発生し、一般に炉アニールについては約８
１０℃−８５０℃の範囲であり、一般にＲＴＡ（迅速熱
アニール）については９００℃以上であるということで
あった。これは２つの可能な妥協の１つを必要とする。
即ち、ｎ十注入領域と一致するアニーリング温度で初期
チャンネル注入およびそれに続く装置領域の両方をアニ
ールするか、あるいは２つの別々のアニールをする、す
なわち適切な時間−温度積でのゲート形成以前のチャン
ネルアニールと、その後の最適温度以下でソース／ドレ
インアニールの２回のアニールをするかのいずれかであ
る。いずれかの場合においても、ソースおよびドレイン
注入領域における注入活性化および電子可動性は悪化し
、そのためＦＥＴ特性は最適条件より低い。
ＲＧアプローチのいくつかの実施例のもう１つの欠点は
耐火性ゲート金属をプラズマエツチングするためのフォ
トレジストマスクの使用である。
すなわち、このアプローチはオーバーハングしている“
Ｔゲート”構造を伴わずにＦＥＴを生じるので、それは
自己整列されたｎ十領域の縁部からゲートの位置を離し
て置（ための手段がな（でも良く、それ故キャパシタン
ス（Ｃｇｄ）および直列抵抗の両方に関して同時にゲー
ト構造を最適化する手段はない。
ＳＧ方法において、金が耐火性金属として使用されるが
、それは金が低比抵抗であり、その熱安定性がこの方法
にとって充分であるからである。
しかしながら、ＲＧ方法において、使用された耐火性金
属は、それらがゲートショッツキ接触の必要な熱安定性
を達成できるものでなければならない。金はこの方法の
ためには適切である金属ではない。過去におけるもう１
つの問題は金に比較してＲＧ方法のため適切な耐火性金
属が高比抵抗であることであった。耐火性ゲート金属の
高比抵抗は、ＲＧアプローチでは耐火性金属に伴う可能
なより低い比抵抗を有していなければならない第１のレ
ベルの相互接続金属がＳＧ方法におけるゲートマスクレ
ベルよりむしろ付加的なマスクレベルによって定められ
るためにＲＧアプローチでは複雑である。また高いゲー
ト抵抗はＲＧ処理されたＦＥＴの性能を低下させ、高周
波アナログ回路を構成するためこの非常に製造可能な方
法を使用することができない。
従来のＳＡＧ　　ＦＥＴは対称構造を用いられ、自己整
列ゲート電極のいずれかの側のｎ十領域も高くドープし
た。この構造は、構成は比較的製造が容易であるけれど
もいくつかの欠点を有する。
第１に、ゲートのドレイン側に対する注入された「１＋
ドレイン領域の接近はゲート−ドレイン破壊電圧をかな
り減少し、ＦＥＴの最大電力処理能力を厳しく　Ｊｕｌ
限する。更に注入されたｎ＋ドレインの高ドーピングお
よびそのゲート金属°化部分への接近はゲート−ドレイ
ンキャパシタンスを増加する。最後に、ソースおよびド
レインｎ子領域間の接近した間隔は寄生基体電流を増加
し、それによってＦＥＴの出力抵抗を減少させる。これ
らの全てはアナログまたはデジタル回路のいずれで使用
されるときにも自己整列ＦＥＴの性能に悪影響を及ぼす
が、特に高周波数アナログ信号を処理するための自己整
列ＦＥＴの使用は対称的な装置の構造の上記欠点によっ
て損われる。
［発明の解決すべき課題］ それ故、本発明の目的は従来の技術の欠点を克服する自
己配列ゲート型ＧａＡｓ電界効果トランジスタを提供す
ることである。
本発明の付加的な目的は高い熱安定性を有する耐火性ゲ
ート金属を供給することである。
本発明の更にもう１つの目的は単一のアニーリング過程
を使用してＧａＡｓ電界効果トランジスタを製造するた
めの方法を提供することである。
本発明の付加的な目的は、製造量が増加され、製造費用
が減少されるＧａＡｓ電界効果トランジスタを製造する
ための方法を提供することである。
本発明の更に別の目的は、リフトオフ　シーケンス中の
金属エツチングマスクを定めるため高分解能のボジチブ
フォトレジストの使用を許容するＧａＡｓ　　ＦＥＴの
製造方法を提供することである。
本発明のもう１つの目的は１μｍ以下のゲートライン幅
を光学的に容易に定めるＦＥＴを提供することである。
本発明の更にもう１の目的は高濃度にドープされるソー
スおよびドレイン注入のための注入マスクとして機能し
、それによってゲート長より大きい注入−注入間隔を生
じるゲート決定のための大きな金属マスクを提供するこ
とである。
本発明の付加的な目的は、金（Ａｕ）とＧａＡｓとの間
に高温安定のショッツキバリアおよび同様に高温安定の
拡散バリアの両方を同時に設ける耐火性ゲート金属を提
供することである。
本発明の更にもう１つの目的は、電力ＦＥＴ［２ワット
以上で８００＋！ｌｖ１ｍ１１のゲート外周（ゲート幅
）］に対して特に電気移動（ｅｌｃｃｔｒｏｍｌｇｒａ
ｔｌｏｎ）から装置寿命を改善するため動作温度でＡｕ
に対する拡散バリアを設けることである。
本発明の更に別の目的は自己整列注入マスクとして使用
するためのＴゲート構造を構成するためのエツチングマ
スクとしてのＡｕの使用を許容し、ＦＥＴのゲート抵抗
を減少するため活性化アニール中Ａｕをその位置に残す
ことである。
本発明の更にもう１つの目的はＧａＡｓ　　ＩＣのスル
ープットを増加し製造費用を減少するためゲート金属お
よび第１のレベルの相互接続金属の両方の同時形成のた
め耐火性金属／　Ａ　ｕ積層構造を使用することである
。
本発明のもう１つの目的はゲート抵抗を減少することに
よって耐火性ゲートＧａＡｓ　　ＦＥＴの高周波性能を
改良することである。
本発明の更にもう１つの目的はアナログＦＥＴおよびＭ
Ｍ　Ｉ　ＣＳの製造に対する非常に製造容易なＲＧ方法
の適用を許容することである。
さらに別の目的は非常に低いゲート抵抗を有するＳＡＧ
　　ＦＥＴゲート金属を提供することである。
本発明の更に別の目的は同じ集積回路上にＳＡＧアナロ
グおよびデジタルＦＥＴを構成することである。
本発明のもう１つの目的はゲート金属の第２の層の形成
前に第１の層のゲート金属の頂部を露出させるためプラ
ズマエツチングによって耐火性金属の第１のレベルゲー
ト金属上に存在する誘電体アニール対人材料を平坦にす
ることである。
本発明の付加的な目的は高ドープされたｎ十領域がソー
スとゲート電極との間に存在するがゲートのドレイン側
でゲート電極に横に隣接するチャンネル領域中には存在
しないような自己整列装置構造を提供することである。
本発明の付加的目的は、出力抵抗及びゲート・ドレイン
破壊電圧が増加され、ゲート・ドレインキャパシタンス
が減少されるような自己整列ゲート電界効果トランジス
タの製造方法を提供することである。
本発明の［１的はまた改良されたソース・ドレイン破壊
電圧を有するＦＥＴの製造方法を提供することである。
本発明のもう１つの目的は１ミクロン以下のゲートライ
ン幅を１ミクロンマスクを使用して容易に光学的に定め
るＦＥＴを提供することである。
［課題解決のための手段および作用コ　。
本発明のこれらの目的および以下に明らかとされるその
他の目的は、以下の電界効果トランジスタの製造方法に
よって達成される。即ち、ｉ）第１のチャンネル形成お
よびそこにイオン注入された第２のソース・ドレイン形
成を有する砒化ガリウム基板、およびソースおよびドレ
イン注入を自己整列させるため使用された高温抵抗金属
層を加熱する過程を含み、金属層が１乃至２０原子パー
セントのチタニウムを含み、さらにタングステンを含ん
でおり、金属層が基板上に付着され、基板のイオン注入
された領域をアニールし、注入されたイオンを活性化す
るのに充分な高さの温度まで熱する過程を含み、１１）
窒化チタニウム−タングステン（ＴｉＷＮｘ）から層が
構成され、金の導体とトランジスタのＧａＡｓチャンネ
ルとの間の拡散バリヤとして、及びショッッキ接合形成
耐火性ゲートとして共に使用される前記基板上のゲート
金属層を形成する過程を含み、１１１）ｎ＋の自己整列
されたソースおよびドレイン注入を実施する前にゲート
電極のドレイン側上のチャンネル領域の一部をマスキン
グし、そのためｎ十注入されたソース・ドレイン領域が
、ゲート会ドレイン破壊電圧、ゲート・ドレインキャパ
シタンス、ソースドレイン破壊電圧、およびゲートのド
レイン側に隣接する高いドーピングレベルを伴う出力抵
抗への悪影響を伴わずに、最小の所望された寄生ソース
抵抗を得るためゲート電極の両側において非対称的であ
り、Ｉｖ）熱安定耐火性ゲー１−　Ｓ　Ａ　ＧＦＥＴの
ための高いゲート抵抗の欠点を克服し、一方大きな整列
公差を維持し、第２のゲート金属層を含むことによって
ゲート抵抗を減少し、それが耐火性ゲート層より高い導
電性を有し、ｎ＋の自己整列されたソース／ドレイン注
入後に、好ましくは活性化アニール後に形成され、従っ
て活性化中筒１の（耐火性ゲート金属）との内部拡散に
よって第２のゲート金属の導電性の低下を妨げる。
ゲートマスクレベルの誤配列のための大きな公差はアニ
ールキャップの平坦化エツチングによって得られ、それ
は第１のゲート金属の頂部表面を露出するのに充分な長
さで続けられる。第１のゲート金属層の側部に隣接する
残りの対人材料は基板のＦＥＴチャンネル領域およびそ
の他の部分にわたって絶縁体として機能し、ＦＥＴ性能
低下を伴わずに第２のゲート金属層の著しい誤配列（±
０．５ミクロン）を許容する。耐火性ゲートにおける抵
抗を減少するためのこの技術改良の使用は実質的に自己
配列ＧａＡｓ装置の性能を増加し、−方ＲＧ方法の基本
的な簡潔性を維持する。
［実施例］ 第１図は全体を１０で示された本発明に従う自己整列ゲ
ート電界効果トランジスタの構造を示す。
半導体ウェハ１１の処理が説明され、第２図において始
まり、ここでは砒化ガリウム（ＧａＡｓ）基板１２は溶
媒中で初めに洗浄され、それから機械的スラリ研磨処理
の使用によってダメージを受けた基板１２の部分を除去
するためエツチングされる。
基板表面のエツチングで少なくとも約５μｍ除去するこ
とによって、ダメージを受けた部分が除去され、改良き
れた電気特性が生じる。基板からの物質の除去における
問題は、ピット、またはきめの粗い表面がある種のエツ
チング液によって生じることである。この問題を避ける
好ましいエツチング液は５：１：１の比率の硫酸と過酸
化水素と水（Ｈ２ＳＯ４：　Ｈ２Ｏ２：　Ｈ２Ｏ）の混
合物であり、約３０°−４０℃の範囲の温度で使用され
る。このエツチング液はウェハ１１にダメージを与えず
にウェハ１１の表面を滑らかなままにし、それはウェハ
の別の処理において、特にフォトリソグラフィの実施時
に好ましい。
ＧａＡｓのための保護（パッシベイション）層として機
能する誘電体層１４は９００Å以下の適切な誘電体材料
によって基板１２の１表面上に形成される。誘電体層１
４のための好ましい材料は窒化シリコン（ＳｉＮ）、酸
化窒化シリコン（ＳｉＯＮ）および二酸化シリコン（Ｓ
ｉＯｚ）である。誘電体層１４の形成は、例えば次の処
理中にフォトレジスト残余物からそれを絶縁することに
よって基板表面を保護する。しかしながら、誘電体層１
４は除去され、そのためイオン注入は、直接、露出した
ＧａＡｓ表面、あるいはその上に形成された薄い天然酸
化物のみを有するＧａＡｓ表面へなされることもできる
。
フォトレジスト層１６は誘電体層１４の表面■５上に形
成される。フォトレジスト層１６は整合用マーク１３の
ためパターン化され、それはマスクの整列、例えばこの
処理の終わりに注入領域をパターン化するためウェハ１
１上の整列マークと整列させる◎整合用マーク１３のパ
ターンは誘電体層１４内へエツチングされ、それから下
にあるＧａＡｓ基板１２内へエツチングされる。整合用
マークのエツチング後、フォトレジスト層１６が、好ま
しくは酸素プラズマによって除去される。
別のフォトレジスト層１８が第３ａ図において示される
ように表面１５上に形成される。フォトレジスト層１８
は誘電体層１４を経て下にあるＧａＡｓ基板１２内への
選択的なイオン注入のため１以上のウィンド１７を形成
するようにパターン化される。パターン化は任意の既知
の方法で実施される。−膜内に、所望されたパターンを
有するフォトレジストマスクがフォトレジスト層１８上
に配置され、マスク上の整合用マークを基板１２上の整
合用マークと整列させる。フォトレジスト１８はマスク
を経て光にさらされ、それからマスクが除去される。溶
媒が加えられ、そのためレジストの露光部分は溶解され
て洗浄され、露光していないレジストは注入マスクとし
て機能するように残る。このフォトリソグラフィックパ
ターン化は別のフォトレジスト技術を使用して同様に実
施され得る。
イオン注入過程は任意の既知の方法で実施される。１つ
の方法において、ウェハ１１は真空室において支持され
、イオンのビームは一様にその上を通過し、ウィンド１
７を経てＧａＡｓ基板１２中へ注入される。注入された
領域は１９で示される。誘電体層１４の材料は好ましく
は無定形構造を有し、従って層１４を経て到達するイオ
ンの平面チャンネル効果を最小にする。もしもっと急峻
な注入プロファイルが所望されるなら、誘電体層１４は
除去されるかあるいは厚さ約３００人へ減少されても良
いが、それは誘電体被覆がフォトレジスト剥離中ＧａＡ
ｓを保護するのに非常に有効であり、この注入がＧａＡ
ｓ基板１２中へ直接（あるいは間接的な程度が少ない状
態で）なされるからである。注入が実施された後で、フ
ォトレジスト層１Ｂは例えば酸素プラズマ中で除去され
る。
付加的選択的注入過程は誘電体層１４の頂部で別のフォ
トレジスト層（図示されていない）の形成によって実施
され、新しいウィンド領域を形成するためフォトレジス
ト層をパターン化し、新しいウィンド領域を経て所望さ
れたドーパント材料を誘電体層１４へおよびＧａＡｓ基
板１２へ注入する。
付加的フォトレジストはその後除去される。従って、多
数の異なるタイプの能動および受動装置は、例えばエン
ファンスメントモードおよびデフレションモードＦＥＴ
、ダイオードおよび抵抗器は同じウェハ上に構成される
。これは、ＧａＡｓ基板において、異なる不純物および
／または不純物濃度を有する多重イオン注入領域の形成
によって可能にされる。
所望された選択注入過程の終了後、誘電体層１４は使用
された誘電体に対して適切な方法で除去される。５ｉ０
２に対しては、フッ化水素（ＨＦ）エツチングが適切で
ある。金属層２０はウェハ１１の注入表面を含む表面２
Ｂ上で形成される。金属層２０はチタニウム−タングス
テン（ＴｉＷ）から形成される。層２０の形成の１方法
は２０００人の深さまでのチタニウム−タングステンを
スパッタ付着させることによって達成される。既知の金
属層は原子比３０　：　７０でチタニウムとタングステ
ンを含む。これは１０重量パーセントのチタニウムおよ
び９０重量パーセントのタングステンに等しい。
この組成物のスパッタターゲットは元来シリコン半導体
工業の分野において、例えばアルミニウムとポリシリコ
ンとの間のチタニウム−タングステン拡散バリア層をス
パッタ付着するため使用されている。これらのスパッタ
ターゲットが砒化ガリウム分野において温度安定ショツ
ツキ接触を形成するためチタニウム−タングステンを付
着するように使用されたとき、８００℃以上の温度での
アニーリングがＴ　ｉ　Ｗ　：　Ｇ　ａ　Ａ　ｓショッ
ツキバリアの電気的特性の低下を引起こすことが見出だ
された。しかしながら、ｎ型ドーパントとしてのシリコ
ンの活性効率は一般に８００℃以上の温度でのアニーリ
ングを必要とする。それ故２つのアニーリング過程を実
施することが必要とされ、一方は、ゲート形成の前に、
８３０−８５０℃の温度でチャンネル注入の最適な活性
化を達成することであり、第２はソースおよびドレイン
最適化のため必要とされる多量のイオン注入後に、この
ショッツキゲートの機能的低下を阻止するために７５０
−８００℃の低温で行われる。第２の低温アニーリング
は以下の理由のためソースおよびドレイン領域において
注入活性化および電子移動度の最適なレベルを低下させ
た。典型的に、シリコンはＧａＡｓのためのイオン注入
ドーパントとして使用される。シリコンは両性であり、
従ってそれがガリウム側に接着するかそれとも砒素側に
接着するかによってｎ型およびｐ型ドーパントとして機
能する。アニーリング時間および温度はシリコンが主と
してガリウム側に接首して電子ドナー（ｎ型）として機
能するかそれとも砒素側に接着し電子アクセプタ（ｐ型
）として機能するかを決定する。あるアニーリング時間
および温度積で、電子ドナーとなるシリコン原子の割合
いが最大にされる。これは、ｎ型ＧａＡｓ材料がより高
い電子移動度を有するので所望される状態である。約８
００℃″と９５゛δ℃’（７）間の温度で約１０分乃至
３０分の時間であるような半導体分野において既知の最
適なアニールスケジュールはｎ　／　ｐ型活性化を増加
する。迅速な熱アニーリングはまたＲＴＡアニールのた
めの既知のスケジュールに従って使用され、１０５０℃
の温度および１０秒の時間を含む。第１の適切なアニー
ルに後続して、第２のアニールは最初に得られるｎ　／
　ｐ活性化比を低下する。従って、第２のアニールは低
温、即ち８００℃で１０分間行われ、それは最適条件（
即ち８１０℃で２０分間）以下である。従って、ソース
およびドレインｎ十活性化は最適化されない。
チャンネルのため、９０％の効＄１（ｎ／ｐ）が所望さ
れる。従って、必要とされる低温でのアニーリングはｎ
＋領領域おいて注入活性化効率および電子移動度を最適
な値より小さくする。
予期しないことであったが、付着層２０巾の１乃至２０
原子パーセントの≠タニウムと９９乃至８０原子パーセ
ントのタングステンの比率の混合物が熱安定性をこの層
へ与え、そのためそれがチタニウム−タングステン：砒
化ガリウムショッツキバリアの電気特性の低下を伴わず
に８００−９５０℃の間の温度での炉アニーリングに耐
えられることがわかった。好ましくは、アニーリングは
約８１０−８５０℃の範囲の温度で最適イオン注入活性
化を達成するため実施される。高温での金属層２０の熱
安定性のため、それはより高温での１回のアニーリング
過程のみを行うことを可能にし、両注入の最適活性化を
生じ、電子移動度を増加し、それ故寄生抵抗を減少し、
高い相互コンダクタンスを与える。単独の高温アニーリ
ング過程から生じる他の改良されたＦＥＴ特性は低いド
レイン・ソースバイアス電圧での装置の動作を含み、そ
れは同じ電力消費およびバイアスレベルに伴ってより高
いバイアス状態下で、あるいはより速い切換え時間での
動作に関して低い電力消費を生じる。混合物中のチタニ
ウムのパーセンテージにおける増加に伴って、熱安定性
は金属半導体インターフェースでのＴｉＡｓ組成物形成
のため低下し始める。従って、減少されたチタニウムレ
ベルに伴って、高温処理中のＴｉＷの安定性は達成され
る。
金属層中の減少された原子パーセントのチタニウムを経
る１方法はスパッタ条件を変えることである。典型的な
スパッタリング処理において、ウェハ１１は真空室中に
配置され、３０ニア０（原子比）のＴｉＷターゲット電
極がＤＣまたはＲＦ回路においてカソードとして使用さ
れる。アルゴン気体は低圧で室中へ通され、ＴｉＷカソ
ードは電子衝撃を受け、ウェハ１．１上にＴｉＷを放出
する。
ウェハ１１の室内部の圧力状態およびバイアスを含むあ
るスパッタ状態を変えることによって、チタニウムの原
子の比率は付着された層の改善された熱安定性を生じる
３０パーセントから減少される。
１０ｍトルの圧力およびターゲット電極より高い約２２
０Ｖのウェハバイアスにおいて、５−１０原子パーセン
トのＴｉがスパッタされた金属において得られる。基板
バイ°アスがなくてさえ、低圧、即ち１０ｍトルが維持
され約２ＫＷのターゲット供給およびＯ−１基板供給が
行われるときターゲット中におけるより低いＴｉ含有物
によってゲートを形成することができることがわかった
。
第３ｂ図および第４図を参照すると、ウェハ処理におけ
る次の過程はＴｉＷ層２層上０上う１つのマスキングレ
ベルの形成に伴って始まるゲート構造２４のパターン化
である。このマスキングレベルは以下の方法におけるリ
フトオフによって形成されパターン化された金属エツチ
ングマスク２２である。高解像度のポジチブのフォトレ
ジストまたは代わりに画像反転フォトレジストマスク２
１はＴｉＷ層２０の頂部に直接配置される。フォトレジ
ストは、マスク２１が領域を定める開口を有するように
パターン化され、この領域では金属はエツチングマスク
２２を形成するように維持される。エツチングマスク２
２のための金属は、フォトレジストの頂部表面が被覆さ
れ、フォトレジストマスク中の開口が満たされるような
方法でボジチブのフォトレジストマスク上で蒸着される
。蒸着後に、フォトレジストマスクは化学的にエツチン
グして除去され、フォトレジスト上の金属２２′がリフ
トオフされる。ＴｉＷ層２層上０上っている金属２２は
金属エツチングマスク２２である。エツチングマスク２
２のための好ましい材料はニッケルおよびアルミニウム
であるが、しかしここに説明されるように金もまた使用
されても良い。
蒸着およびリフトオフによって金属エツチングマスクを
定めるための高解像度のポジチブのフォトレジストまた
は画像反転レジスト（ＩＲレジスト）の使用は現在使用
されているフォトレジストによるフォトレジストエツチ
ングマスクの使用より１μｍ以下のゲート幅がかなり容
易に定められることを可能にする。ＩＲレジストは標準
のポジチブのレジストよりかなり良＜ＲＩＥに抵抗する
が、金属エツチングマスクは更に良い。加えて、金属エ
ツチングマスク２２は以下に論議されるように優秀な注
入マスクとして機能する。フォトレジストが充分な解像
度およびマスキング特性を有することが認められるとい
う事象において、このようなフォトレジストは上述され
た金属エツチングマスクに代わって都合良く使用される
ことができる。
ＴｉＷ層２０はそれからフッ素ベースのプラズマ中でエ
ツチングマスクとして金属マスク２２を使用して反応性
イオンエツチングされる。プラズマは金属エツチングマ
スク２２によって被覆されていない領域においてＴｉＷ
層２０をエツチングし、第４図に示されるようにＴ形構
造２４を形成するためマスクされた領域をアンダーカッ
トするように調節されることが望ましい。プラズマアン
ダーカット量はプラズマエツチングパラメータを変える
ことによって制御される。これは異方性プロファイルを
設定するため低圧で最初にエツチングし、それから等方
性エツチングを引起こしプラズマアンダーカットを達成
するように圧力を増加することによって達成される。そ
の代わり、ＲＩＥの単独過程は異方性モードにおいて開
始するようにされ、表面が清浄にされるときアンダーカ
ットのその速度を増加しデプレション空間がもはや存在
しないようにする。エツチングの終了は従来の光学端部
点検出装置における窒素原子吸収ラインの消失によって
検出される。
ゲートパターン化に続いて、フォトレジストマスク２８
は第５図において示されるように自己整列イオン注入の
ための領域２９を定めるように表面２６上に形成される
。用語“自己整列“は、マスク２２がイオン注入に対す
るバリアとして機能し、基板において形成される強くド
ープされた領域の限界を定めるので使用される。ｎ型ド
ーピングが適切なショッツキ接触を形成するレベルでチ
ャンネルのため使用されるけれども、もつと高いレベル
のｎ型ドーピング（ｎ＋）がもつと高い導電性のソース
およびドレイン領域を形成しオーム接触を構成するため
のこの第２の過程から所望される。ｐおよびｐ十注入が
各々ショツツキ接触およびオーム接触のため使用される
こともできるけれども、ｎ型ドーピングが先に説明され
たようにＧａＡｓにおいてかなり迅速なキャリア伝送を
許容し、従って好ましい。
フォトレジストマスク２８はウェハ１１上にポジチブフ
ォトレジストの層を付着し、ｎ十注入が所望される領域
においてマスク（図示されていない）を経てフォトレジ
スト２８を露光することによって形成される。マスクお
よびフォトレジストの露光された部分は除去される。そ
れによって高濃度のイオン注入のためのウィンド２７が
ウェハ１１の表面２６上に形成される。金属エツチング
マスク２２はウィンド領域へ向けられるイオンのための
自己整列マスク構造として機能する。このイオンはＴ形
構造２４の両側で領域中に注入され、ゲート縁部と隣接
するｎ十領域との間の小さい横方向の分離によってマス
ク２２によるエツチング中アンダーカットの結果として
ゲート２０より広くされる。金属エツチングマスク２２
はゲートの幅より長いｎ＋注入部と注入部とめ間隔の生
成を許容する。これは最適化されたＧａＡｓ　　ＳＡＧ
処理の望ましい特徴であり、それはこれら２つの寸法の
差の制御によってのみゲート　キャパシタンスと破壊電
圧対寄生直列抵抗との間の妥協においてこの装置が最適
化されるからである。
ｎ十注入はエツチングマスク２２によってＴ形構造２４
の領域からマスクされ、隣接するｎ十領域からの各ゲー
ト縁部の分離がゲート金属のプラズマ　アンダーカット
によって決定される。プラズマ　アンダーカットはエツ
チング中ゲート　キャパシタンスおよび直列抵抗の両方
に関してゲート構造の最適化を許容するのに充分正確に
制御される。フォトレジストマスク２８は０２プラズマ
において除去され、エツチングマスク２２は５５℃の塩
酸中で溶解され、それはまた残っているフォトレジスト
残余物を除去する。
ウェハはそれから約５０００Å以下の誘電体封入祠料３
０によって被覆され、約８１０℃で約２０分間アニール
される。封入祠料３０はＧａＡｓウェハ１１が分解しな
いように保護するが、それは砒素が高いアニーリング温
度で蒸発するからである。
ＴｉＷ素子の原子比によって層２０が非常に高い熱安定
性を有することが可能になるので、チャンネルおよびソ
ース・ドレインｎ十注入の両方のためただ１回のアニー
リング過程のみが必要とされる。
上述されたように、これは、各注入の最適なｎ／ｐ活性
化、従って高い電気移動度、減少された寄生抵抗、およ
び特定の装置特性が得られることを許容する。それはま
た１個のアニーリング炉および２つの別々のアニーリン
グ処理の必要性を排除し、それによって製造時間および
費用を減少する。
誘電体対人材料３０は二酸化シリコン（Ｓｉ０２）、窒
化シリコン（Ｓ　ｉ　Ｎ）　、ポリイミドまたは酸化窒
化シリコン（Ｓ　ｉ　ＯＮ）であって良い。これらの誘
電体のＣＶＤまたはプラズマ付着’（ＰＥＣＶＤ）等に
よる付着は、フォトレジストで行われているような回転
して付着されるポリイミドを除いて好ましい。
次の過程は表面２６上のオームコンタクト３２の形成で
ある。これは多数の方法で達成される。１方法において
、アニーリング対人材料３０はフッ化水素酸中で除去さ
れ、コンタクト３２は蒸着およびリフトオフによって形
成される。リフトオフ過程はエツチングマスク２２の形
成に関して前記したものと同様の方法で実施される。
第６図に示される第２の好ましい方法において、アニー
リング対人材料３０はウェハ１１上に適切に残され、埋
め込まれたコンタクト３２は表面２６への対人材料によ
ってオームコンタクトパターンをプラズマエツチングす
ることによって形成され、それからエツチングされたパ
ターンへ金属を蒸着させ、パターンをリフトオフする。
再び、通常のりフトオフ手続がこの過程のため使用され
ても良い。
接触３２のための好ましい材料は１５０人のニッケル、
次１こ２００人のゲルマニウム、それから２０００人の
金の積層構造であるが、しかしニッケルで覆われた金−
ゲルマニウム組成物の第１の層もまた適している。対人
材料の除去を使用する方法は処理の観点からはより簡単
であるけれども、第２の方法は対人材料のほとんどを維
持し、更に完全なゲートパッシベイションを行うことが
できる利点を有し、装置の信頼性を大きくする。いずれ
かのアプローチによって、コンタクト３２の材料は蒸着
よりむしろスパッタリングによって付着され、より良い
本質的な表面清浄化および再生可能な接触特性を示す。
いずれかの場合において、コンタクト３２は好ましくは
石英−ハロゲン　タングステン　ランプによって約３８
０℃へ迅速に加熱され１０乃至３０秒間この温度を維持
することによって、にａＡｓ表面２６へ合金される。
第７図を参照すると、オームコンタクト３２が合金され
た後で、第１のレベルの導電性相互接続金属３４は表面
１５上に形成され、リフトオフ処理によってパターン化
される。この金属層３４はオームコンタクト３２を被覆
し、選択されたゲートの端部で選択されたゲートパッド
への接続をなす。第１５図はゲートの各端部にゲートパ
ッド７１を有する蛇行ゲート２０を示す。ＴｉＷゲート
金属は、その高い比抵抗のため回路相互接続にとって有
効ではなく、導電層３４はこのために機能する。層３４
のために好ましい材料はチタニウム−金、チタニウム−
パラジウム−金あるいはチタニウム−プラチナ−金のい
ずれかである。
付加的レベルの相互接続（図示されていない）は内部層
誘電体３Ｂによって構造を被覆することによって適合さ
れ、内部層接続位置で誘電体３６を経てパターン化され
たフォトレジスト層４０を設け、孔３８をエツチングす
る。相互接続３５の次のレベルは第１図において示され
る。後に説明さるように、この多重レベル金属構造は多
数の選択的処理選択において都合良く平坦にされる。
第８図を参照すると、本発明のもう１つの観点に従った
自己整列電界効果トランジスタの製造方法における第１
の過程が示されている。本質的に、基板１２が使用され
る。基板１２は砒化ガリウム（Ｇ　ａ　Ａ　ｓ　）であ
って良く、一般に、最初に適当な溶媒中で洗浄され、そ
れから機械的スラリ研磨処理の使用によってダメージを
受けた基板の部分を除去するためエツチングされる。基
板を処理する技術が良く知られている。示されるように
、基板１２は砒化ガリウムであっても良いが任意の適切
な半導体材料もまた使用される。基板１２の処理後、チ
ャンネルが通常の技術に従って構成されているＦＥＴ装
置のための能動チャンネル領域１９を形成する。能動チ
ャンネル領域１９の形成は基板上のエピタキシャル層生
長によって達成され、それはそれから構成される装置領
域の電気的分離が行われる。
その代イつり、半導体の所望された領域中の適切なドー
パントを利用することによって選択的イオン注入を使用
できる。全表面はそれから適切な金属の薄い層２０によ
って被覆されるが、それは炉アニールのための７５０°
乃至８５０℃の範囲で、またそのショッツキバリア特性
の低下を伴わない迅速な熱処理に対しては約１０５０℃
までの高温でのアニーリングに耐えるのに充分な熱安定
性を有する。
第８図かられかるように、金属層２０は第１のレベルの
ゲート金属である。この目的に適切なショッツキゲート
金属２０の例は窒化チタニウム−タングステン、窒化タ
ングステンおよびケイ化タングステンである。しかしな
がら、記述されるアニーリング過程を使用できる任意の
金属が使用できることが理解される。本質的に、第８図
は上述された過程の終了後の装置の横断面図を示す。
第９ａ図、第９ｂ図を参照すると、この方法における第
２の過程が示されており、同様の参照符号が対応する部
分を示す。第９ａ図において、第１のレベルのゲート金
属層２０はこの装置のためのゲート電極構造（やはり２
０で示されている）へ・パターン化される。好ましい技
術は先に説明された通常の蒸着およびリフトオフのよう
な方法によって金属エツチングマスク２２を定めること
である。
全体を符号２２で示されている金属エツチングマスクは
ニッケルから成るけれども、しかしアルミニウムおよび
金もまたこの目的のためには適している。いずれにして
も、エツチングマスク２２が形成された後で、余分のゲ
ート金属はプラズマまたは反応性イオンエツチングによ
って除去され、従って第９ａ図に示されるように、エツ
チングマスク２２によってマスクされるゲート金属２０
を残す。
第３の過程ＲＩＥ動作は耐火性金属膜内ヘエッチングマ
スクパターンを伝達するように実施される。このエツチ
ング処理の顕著な特徴は再現可能な寸法のその自己制限
アンダーカットである。この動作は以下の通りである。
１）低圧および高電力の状態下の 簡単なアルゴンエツチング ２０ｍトル、０．４　Ｗ　／　ｃｏ＋２２）ウェハのマ
スクされていない領域からの耐火性金属を除去するため
の媒体圧力 および充分長い電力のＣＦ４エツチング４０ｍトル、０
．２　Ｗ　／　Ｃｍ２ ３）所望されるアンダーカットを生成するための高圧お
よび低電力でのＣＦ４　：　０２　Ｈｅ（４０：１０：
５０分圧）エツチング ２００ｍトル、０．０８Ｗ　／　Ｃｍ２ウエハは大気に
さらされないのが好ましく、連続エツチング過程間の真
空に維持される。
第１の過程において、ウェハはエネルギッシュなアルゴ
ンイオン衝撃によってスパッタ洗浄される。この過程の
期間は２０ｎｍの耐火性金属を除去するのに必要なもの
として決定される。これは２つの利点を有する。第１に
耐火性金属との密接した接触におけるエツチングマスク
金属の非常に薄い膜が全てのエツチングマスクの造作を
取巻いている。このような薄い膜は非理想的リフトオフ
パターン化処理の結果である。それらは視覚的検査によ
って観察できない程薄く、しかもＲＩＥ方法における有
効なエツチングマスクとして機能するのに充分な厚さで
ある。それ故、それらはＴゲートのアンダーカット寸法
における変化性の観察できないソースを与える。第１の
過程はこの望ましくない金属を除去する。第２に、耐火
性金属の表面上の汚染物または酸化物の存在は膜のエツ
チングを最初に抑制し、エツチングのための導入時間を
生じる。スパッタエツチングは耐火性金属表面を洗浄し
、それによってエツチング導入時間を最小にし、続（Ｒ
ＩＥ過程の開始のため更に一様の表面を生じる。
第２の過程の状態はエツチングされた耐火性金属におけ
る異方性プロファイルを生じるように選択されるが顕著
なアンダーカットはない。この過程は、第９ａ図におい
て示されるように、下にある耐火性金属膜においてエツ
チングマスク寸法を単に再生するものである。この処理
過程は、結果がマスクの僅かなアンダーカットであるの
で過度のエツチング時間の公差であることが注目される
。
しかし、エツチングの異方性のため、これはそれほど重
要ではない。光学端部点検出は、ＧａＡｓ表面が露出し
た耐火性金属から明瞭にされたときを決定するために通
常使用された。
第３の過程は再生可能な量までエツチングマスクをアン
ダーカットする自己制限エツチングである。エツチング
パラメータは特定の適用のためのアンダーカット寸法に
合うように調節される。上述されたエツチング状態のた
め、および約２０００人の厚さを有する耐火層２０と約
１．４マイクロメータの幅を有するエツチングマスク２
２のため、エツチングマスク２２の自己制限アンダーカ
ットはゲートの両側で約０．４マイクロメータである。
従って、０．５μｍのゲートの長さが生じる。もしエツ
チングマスクの寸法が変えられるなら、それは結果とし
て生じるゲート寸法であり、０．４μｍのアンダーカッ
トは依然として提供されるからである。もう１つの例に
おいては、第２のエツチング過程は上記例におけるより
多少長くオーバーエツチングすることを許容されるが、
エツチングマスクのアダーカットが約０．３マイクロメ
ータであることがわかった。従って、エツチング方法の
１観点の変化は自己制限されたアンダーカットの大きさ
を変えることができることがわかる。ヘリウムはアルゴ
ンより長い平均自由行程のため不活性ガスとして選択さ
れた。その他の不活性ガスも使用されることが可能であ
ると思われる。
この３つの過程はゲート２０がテーパー状の形を有する
ようにし、そのゲートの長さはマスク２２とのゲート交
差の長さより短い。このテーパーの原因はあまりよ（知
られていないけれども、マスクの寸法より短い再生可能
なゲートの長さが得られることが確認された。マスクへ
の接着力がゲートの頂部でより大きな領域によって強め
られるので、このテーパー状のゲートプロファイルを有
することは有利である。もし残っている領域が小さすぎ
るなら、マスクは剥離する。また、与えられたゲートの
長さのため、テーパープロファイルはより大きな断面と
、従ってより低い抵抗を与える。
Ｔゲート形成後、選択的自己整列ｎ＋イオン注入は、低
抵抗ソースおよびドレインコンタクトのため半導体ウェ
ハ中に高導電領域を生成するように実行される。Ｔゲー
トは自己整列注入マスク（エツチングマスク２２）を含
むが、一方パターン化されたフォトレジストマスク２８
は装置の分離を行う。第１Ｏ図を参照すると、この方法
における別の過程が示されている。ゲート金属を選択的
にエツチングしプラズマあるいは反応性イオンエツチン
グによって過剰の金属を除去した後で、ウニ１１はフォ
トレジスト層２８によって被覆され、装置の両方の半分
の上のフォトレジスト中に開口を含む注入ウィンド２７
ａ　、　２７ｂを定めるため従来の技術□に従ってパタ
ーン化される。適切なドーパントイオンはそれから開口
の領域中の半導体内へ注入され、従って非対称的な装置
構造を形成する。説明された状況において、ｎ型チャン
ネル■９は、ゲートがそのソース側のｎ十領域４１へ隣
接しているようにｎ十領域４１．４３を形成するため第
２のｎ型注入によって注入されるが、しかしドレイン側
の任意の距離“ｄ”だけｎ十領域４３から離される。こ
の間隔“ｄ”のだめの好ましい距離は約１μｍであるが
、しかし０，５　μｍまで小さくしてゲート・ドレイン
電極距離と同じにすることもできる。本質的に、好まし
いドーパントイオンはシリコンであるが、任意のｎ型ド
ーパントイオンが使用されても良い。第１Ｏ図かられか
るように、ＦＥＴ装置のソースおよびドレイン領域をそ
れぞれ構成する領域４１および４３はドーパントイオン
によって強くドープされ、ｎ十領域であり、チャンネル
に比較して高い導電性を示す。
第１１ａ図はこの方法における次の過程を示す。
第１１ａ図において、エツチングマスク材料２２は除去
され、２０のような第１のレベルのゲート金属領域が維
持される。やはり対応する符号は同様の部分を示す。第
１のレベルのゲート金属エツチングマスク２２の除去後
、ウェハがゲート電極構造２０を被覆するような方法で
適切な誘電体材料５１によって封入される。誘７ｕ体材
料５１の厚さはゲート電極の厚さ以上であることが望ま
しい。好ましい対人材料は酸化窒化シリコン（ＳｉＯＮ
）であるが、しかし二酸化シリコンおよび窒化シリコン
もまたこの目的のため適している。
この方法においてこの点で、複雑な回路の再現性を非常
に改善する処理を選択することが可能である。ＥＦＥＴ
およびＤＦＥＴは単独回路において所望されるので、両
方のタイプの装置の特性のための処理を最適化できるこ
とは重要である。
アニールキャップとしてのみでなく注入マスクとしても
適切な誘電体対人材料５１の使用によって、付加的な自
己整列注入を行うことが可能である。第１１ａ図は５ｉ
ＯＮである対人材料５１を示す。
５ｉＯＮ層５１を使用することによって適切な自己整列
注入を得るため、層の厚さが、層５１が水平平面上にあ
るようなそれらの位置に沿って選択された注入エネルギ
でイオン注入をマスクしないことを確かにすることが必
要である。しかしながら、その層５１がゲート２０の側
部壁６１のような垂直側部壁に隣接している場所では、
層５１の垂直な厚さはゲートの高さのみでなく層の厚さ
にもまた依存している。従って、垂直注入はゲートに隣
接するチャンネルの部分からマスクされた状態で、前に
ｎ＋注入された領域４Ｌ　４３と残っているチャンネル
領域１９との間の中間領域ｃｅ、　ｅａでチャンネル内
へ注入される。
この結果を得るため、対人材料５１は垂直平面上のその
水平の厚さとほぼ同じである水平表面上の垂直な厚さを
有するように適合して与えられる。
Ｓ　ｉ　ＯＮ、Ｓ　ｉ３　Ｎ、１および５ｉ０２は適合
して供給され、水平および垂直表面の両方の上のそれら
の厚さはほぼ同じである。例として５ｉＯＮを使用する
と、約１００ｒ＋ｍの厚さの適合層５１は第１１ａ図に
示されようにプラズマ増加化学蒸気付管によって与えら
れる。これは水平表面上に１０Ｏｎｉｌの５ｉＯＮの垂
直の厚さを生じ、ゲートに隣接する５ｉＯＮの１００ｒ
ｖの幅のスペーサはゲートの高さ（２００ｎｍ）プラス
５ｉＯＮ層の１１００ｎの垂直な高さ（厚さ）を有する
。従って、垂直に測定された約３００　ｎｍの５ｉＯＮ
はゲートに隣接して与えられる。このスペーサはイオン
注入過程にわたって垂直イオン貫通を実質的に妨げる。
ここで、注入エネルギは約１００Ｋｃｖであるように選
択され、注入されたイオンはシリコンである。
変化領域はゲートから横に離されている。注入マスクと
しての側部壁の使用は短いチャンネル効果を避けること
において別の利点を与える。短いチャンネル効果は、変
化領域がゲート金属を接触する場合に生じる。もしアン
ダーカットが０．４μｍであるなら、ＥＦＥＴが動作す
るならソースとゲートの間の寸法が０．３マイクロメ一
タ以上では一般に機能的ではないので、変化領域を使用
することは絶対的である。変化領域からゲートまでの望
ましい距離は０６１μｍ以下であるが、短いチャンネル
効果を避けるため、変化領域はゲートからｔ黄に離され
る。
第１１ｂ図は、ｎ′　ドーピングレベル（約３−８Ｘ　
１０１フイオン／ｃｍ３）を有する中間領域ｅｅ、　ｅ
ｓ、ｎ＋トド−ングレベル（約１．０Ｘ１０１Ｂイオン
／ａｎｔ３以上）を有する高ドープ領域４１．４３およ
び軽くドープされたチャンネル１９　（約１−４　Ｘ　
１０１フイオン／Ｃｌ１１３）を含むテーパー状の注入
プロファイルを示し、チャンネルについては約０６２マ
イクロメータ以下の注入の厚さまたは深さであるとする
。ｎ′注入では、基板の導電性のｎドープ領域が基板を
経て隣接する装置と意図しない相互接続を行われないこ
とを確実にするためフォトレジスト６４によってマスク
される。適切な厚さのフォトレジストによる基板のマス
キングによって、装置絶縁が維持される。ゲート（およ
び上に存在するＳ　ｉ　ＯＮ）はチャンネル内への余分
な注入を防ぐためスペーサ１ｍでチャンネル１９をマス
クする。
ここに説明されるような全ての処理の流れにおいて、こ
の処理選択の利点は、チャンネルが５ｉＯＮの除去およ
びＡｒ中の２５％Ｎ２の大気中で反応性スパッタリング
によってＧａＡｓチャンネル上への２００　ｎｒａのＴ
ＯＷＮの直接的付着処理が後続している８５ｎｉ＋のＰ
ＥＣＶＤ　　５ｉＯＮによって９ＱＫｅｖでシリコンを
注入することによって形成される。Ｎｉエツチングマス
クの１５０ｎｍの厚さはゲートを定めるため蒸着および
リフトオフによって形成される。第９図に関して説明さ
れたシーケンサを形成するアンダーカットＴゲートの自
己制限の３つの過程が後続し、シリコンはｎ十領域を形
成するため露出したＧａＡｓ内へ１２０Ｋｅｙで注入さ
れ、る。それからエツチングマスクは化学的に除去され
る。１００ｎ−のＰＥＣＶＤ　　５ｉＯＮはアニールキ
ャップおよび後の１００Ｋｅｙシリコン注入のため自己
整列注入スペーサを提供するために付着される。８１０
℃のアニールでシーケンスを終了する。アニールの目的
が全ての注入されたシリコンを活性化することであるこ
左が注目される。
フォトレジスト６４はｎ′注入に続いて剥離され、この
方法は以下に説明されるように続く。テーパーのプロフ
ァイルが処理選択であり、以下の処理の説明において更
には論議されないことが注目される。しかしながら、以
下の処理過程は一般にこの選択的過程と匹敵し、更に論
議しないことはこの処理選択が含まれないあるいは得ら
れないことを示すものではない。更に、フォトレジスト
６４によって選択された装置を被覆することによって、
テーパーのプロファイルを伴ういくつかの装置を選択的
に提供することが可能であり、ウェハ上のその他の装置
は２つのレベル（チャンネル二〇＋注入）プロファイル
を維持する。
第１２図を参照すると、処理における次の過程が示され
ている。アニーリング後、アニールされたキャップが平
坦にされる。これは最初に封入されたウェハ上ヘポリイ
ミドあるいはフォトレジストのような平坦化材料５２の
厚い、例えば２０００乃至５０００オングストロームの
層を回転により付着することによって達成される。フォ
トレジストの厚さは少なくとも第１のレベルのゲート金
属の高さと同じであることが望ましい。被覆されたウェ
ハは。
それからＣＦ４および０２の混合物中においてプラズマ
エツチングされ、２つの気体の比率は誘電体封入材料５
１および平坦化層５２がほぼ等しいエツチング速度を有
するよう調節される。このウエノ１はフォトレジスト５
２の全てが下に存在する第１のレベルのゲート金属によ
って生じている対人材料５■における脹らみと共に除去
されるまでエツチングされる。単一のエツチング速度比
を確立するため必要とされるＣ　Ｆ　、１　／　０２混
合の正確な比率は対人材料の屈折率に依存する。本発明
を実施する１つの好ましい方法において、ポリイミドは
平坦化誘電体として使用される。ポリイミドは５ｉＯＮ
の使用から生じるより低いＣｇｓおよび低いｇｅｍを与
えることが発見された。ポリイミドによって形成される
装置を使用する回路の設計において、低いＣｇｓは更に
減少されたｇｌＩを補償し、回路の性能全体が改良され
る。これらの差は、少なくとも部分において、表面電荷
および内部層圧力のためであると思われる。本発明を実
施するための好ましい方法において、平坦化エツチング
は、第１のレベルのゲート金属の頂部表面が実質的にそ
の全ての横の広がりに沿って露出されるまで続けられる
。これはゲートの頂部表面が周囲の誘電体のレベル上に
突出する構造を生じる誘電体をオーバーエツチングする
のに充分風＜　ＣＦ　４　／　Ｏ２エツチングを続ける
ことによって行われる。これはコンタクトウィンド形成
のため誘電的に被覆されたゲート部分とマスクを厳密に
配置する必要を排除する。この処理シーケンスは第１４
ａ図乃至第１４ｃ図に示されているが、第１４ａ図に示
されたキャップ５１および平坦化層５２は、ゲート２０
の頂部２０′がその全ての横の広がりに沿って明瞭にさ
れるまでエツチングされる。エツチングは誘電体５１が
チャンネルの連続誘電体絶縁がそのゲートへの接触を除
いて提供されるように除去されまたはエツチングされる
前に一旦止められる。第１４ｃ図は耐火性ゲートと補足
的ゲート導電層を非厳密的に配列するため使用されるリ
フトオフマスク５５を示す。この処理の誤配列公差は優
れている。
第１４ｃ図の構造が得られると、補足的ゲート導電層は
構造上へ蒸着されマスク５５を化学的にエツチングして
除去し、補足的ゲート導電層からの余分の金属はリフト
オフされる。ゲートの全ての横の広がりに残る導電層５
６は第１３ａ図乃至第１３ｃ図において示された層５７
への作用において同様であリ、層５７と共に以下に説明
される。
第１３ａ図を参照すると、ウィンドが、ゲートマスクを
再整列し、対人材料を化学的にエツチングする処理が後
続しているその上のフォトレジスト材料をパターン化す
ることによって耐火性ゲート金属領域２０上の対人材料
５１がパターン化される。
このアプローチにおいて、エツチングがＧａＡｓの任意
の部分が露出される前に終了されることは重要である。
本発明のこの観点を実施するための好ましい方法に従っ
て、非厳密に配列されたフォトレジストマスクがそれか
らパターン化された封入材料５１上に与えられ、ゲート
の全頂部表面を実質的に露出するようにパターン化され
、それはゲート対人材料５１の頂部を清浄にするように
前もっ゛でエツチングされる。
金２５は、ゲート金属領域５７の非厳密に配列された（
±、５ミクロン）第２の層（まは補足的層）を生成する
ためフォトレジストおよびゲート上へ続いて蒸着させら
れ、フォトレジストによってリフトオフされ、ゲート金
属領域５７は露出した第１のレベルのゲート領域２０へ
堅固に接着され、その領域２０はゲート金属の第１の層
の全頂部表面を実質的に含む。この技術はＬｇによって
示されたＦＥＴゲート長を増加することなくゲート金属
の第１の層２０と第２の層５７との間の著しい誤整列を
許容する。これは本質的にｍ　１３ｂ図において示され
る。この故に、示されるように、金属領域５７は第１の
金属層２０に関−して実質的に誤整列され、しかも実行
可能な動作装置を生成する。これは、Ｌｇの増加はＦＥ
Ｔ性能を著しく低下させるので本発明の上述された特徴
の非常に有利な点である。
第１３ｃ図を参照すると、付加的ウィンドはゲート電極
２０の両側のソースおよびドレイン領域４１および４３
にわたって対人材料５１においてパターン化される。オ
ーム接続金属３２は、例えば別の蒸着およびリフトオフ
シーケンスによって、開口中に供給される。これらのオ
ームコンタクト３２のための好ましい金属は金、ゲルマ
ニウムおよびニッケルの積層構造または混合物である。
パターン化後、ウェハは他の回路素子への外部接続を除
いて完成された自己整列ゲートＦＥＴを生じるオームコ
ンタクトを合金にするため３５００乃至５００℃の温度
へ加熱される。これは第１３ｃ図に示され、本質的に完
成された装置を示す。
層２０と５７とから成る２層金属がＦＥＴ装置のゲート
であるとみなされる。
しかしながら、更に正確に言えば、ゲートは層２０から
成るが、しかし層５７は補足的導電性を与え、更に適切
にはゲートコンタクト構造の一部であるとみなされる。
層５７は一般に０．０６ｏｈｓ／ｓｑである非常に低い
シート抵抗を有し、もしＦＥＴが集積回路中に組込まれ
ているなら、第１のレベルの相互接続金属として使用さ
れる。この故に、第１３ｃ図かられかるように、オーム
コンタクト３２を経て装置のソースおよびドレインへの
アクセスおよび第２の金属層５７を経るゲート電極への
アクセスが可能である。これは、勿論、実質的には第７
図に関して先に説明された構成とは異なり、そこでは第
１のレベルの相互接続は各ゲートフィンガの端部でゲー
トパッドへ接続されている。実質的に（ゲート接触位置
でよりもむしろ）全ゲートにわたって低いシート抵抗を
有する金属の第２の層５７の供給は非常に改良された装
置特性を与える。
上述のことから明らかなように、多重レベル金属相互接
続が使用される回路において、ゲート長の増加を生じる
ことなく、またゲート長の寸法へのライン分解を要求す
ることなく既に存在する金属過程における減少されたゲ
ート抵抗の利点を得ることが可能である。２層ゲート／
ゲート接触構造および平坦化シーケンスは従来の構造お
よび処理以上の利点を与える。
第２のレベルの相互接続金属を形成するため、ウェハが
偏平にされた表面上に層３６を形成するため適切な誘電
体材料によって被覆されるような第７図が参照される。
これはグローバル相互接続である第２のレベルの金属を
許容する。ボリイ′ミドのような有機物質は誘電体材料
として使用される。
その他の誘電体材料はプラズマ付着されたＳｉＮまたは
５ｉＯＮのような無機物質を含む。開口３６はパターン
化されたフォトレジスト層４０を経てブラズマエッチン
グすることによって誘電体層３６に開口される。開口３
８は第１図において示された相互接続金属３５の付加的
レベルと、第１３ｅ図に示された下に存在する第１のレ
ベルの相互接続金属３４、ゲート２０、または二重層金
属１２．２５との間の接触を許容する。
第２のレベルの相互接続金属はパターン化されたエツチ
ング可能な層上に付着されてリフトオフによってパター
ン化されるか、あるいは内部層誘電体上に付着されてエ
ツチングによってパターン化され、それは第１図におい
て全体的に示されているように、それが開口を満たし第
１のレベル金属を接触するような方法で行われる。
付加的レベルの相互接続は同じ方法で形成され、所望さ
れるなら、ウェハはスクラッチ防止のため最終誘電体の
パッシベイション被覆を与えられる。
このウェハはそれからチップ内へ切断される。
本発明のもう１つの観点はゲートからのソースおよびド
レイン注入の非対称的間隔を有効に与える方法を含む。
第８図を再び参照すると、能動チャンネル領域１９を含
む半導体ウェハまたは基板１２が全体的に示されている
。製造方法は本質的にＦＥＴのための能動チャンネル領
域の形成によって始まる。これは適当な基板上のエピタ
キシャル層生長によって達成され、意図された装置領域
の絶縁が後続して行われ、あるいはその代わりに半導体
の所望される領域中の適切なドーパントの選択的イオン
注入が後続して行われる。全表面はショッツキバリア特
性の低下を伴わずに７５０’乃至９５０℃の範囲の温度
でのアニーリングに耐えるため充分な熱安定性を有する
適切な金属の薄い層２０によって被覆される。この目的
のため適切なショッツキゲート金属の例はチタニウム−
タングステン、窒化チタニウム−タングステン、窒化タ
ングステンおよびケイ化タングステンであるが、しかし
アニール過程が行われるような任意の金属が使用されて
も良い。
第９図を参照すると、次の処理過程が示されている。ゲ
ート金属２０は装置のためゲート電極構造内へパターン
化される。好ましい技術ば先に説明されたように蒸着お
よびリフトオフによって金属エツチングマスク２２を定
めることである。
第１Ｏ図を参照すると、ウェハは装置の各ソースおよび
ドレイン側部上に開口２７ａおよび２７ｂを具備するよ
うにパターン化されるフォトレジスト２８によって被覆
される。適切なドーパントイオンはそれから開口２７ａ
および２７ｂの範囲において半導体内へ注入され、その
ソース側では強くドープされた領域４１に隣接する（マ
スク２２の重複を除いて）が、ドレイン側で距離“ｄ”
をおいて強くドープされた領域４３から離されているゲ
ートを伴う非対称的装置構造を形成する。この分離のた
めの好ましい距離は約１μｍであるが、それは０６５μ
ｍでゲート−ドレイン電極分離距離と同じにすることも
できる。好ましいドーパントイオンはシリコンであるが
、任意のドーパントが使用されても良い。
Ｎ型ドーピングは一般に好ましく、これは先に説明され
るようなｎ型付勢のためのアニールスケジュール基準を
合せることによってシリコンによって得られる。これは
それから実質的な性能低下を伴わずに８１０℃で２０分
間のアニールに耐えられるＴｉＷＮゲートの使用を示唆
する。
別の処理シーケンスにおいて、例えばニッケルのエツチ
ングマスクは装置の初期の非対称性を生じるようにチャ
ンネルに関して非対称的に配置され、それはソースおよ
びドレインドーピングを増加するため使用されたｎ型注
入によって生成されたｎ＋ドレイン領域へのゲート１２
からの間隔を更に増加するため非対称的にフォトレジス
トを設けることによって補足される。
第１６図に示されるように、ウェハはそれからゲート電
極構造２０．２２を被覆するような方法で適切な誘電体
材料４５によって封入される。好ましい封入材料は窒化
酸化シリコンであるけれども、二酸化シリコンおよび窒
化シリコンもまこの目的のために適している。金属エツ
チングマスク２２はこの封入を実行する前に除去される
が、しかし所望されるなら、ゲート電極の全電気抵抗を
減少するためそのまま残され、結果として生じる構造が
続くアニーリング過程において熱的に安定にされる。
封入されたウェハはそれから半導体材料からのイオン注
入ダメージを除去し、注入されたドーパントイオンを活
性化するのに充分な温度および時間でアニールされる。
好ましいアニーリング温度は、通常の炉システムにおい
てなされるなら７５０”乃至９００℃の範囲デあり、迅
速な熱アニーリングによる赤外線ランプシステムにおい
てなされるなら８００’乃至１０００℃である。シリコ
ンがドーパントとして使用されｎ型活性化が所望される
とき、２０分間の炉アニールが使用されるなら約８１０
℃の温度で最適なｎ　／　ｐ活性が得られる。
第１７図を参照すると、アニーリング後に、ウィンド３
１′および３３′　はゲート電極の両側の対人材料にお
いてパターン化され、オーム接続金属３１゜３３が蒸着
およびリフトオフによって開口中に付着される。これら
のオームコンタクトのための好ましい材料は金、ゲルマ
ニウム、およびニッケルを含む。パターン化後、ウェハ
はオームコンタクトを合金するため３５０’乃至５００
’の温度へ加熱され、第１７図において示されるような
、他の回路素子への外部相互接続を除いて完成された自
己整列ゲートＦＥＴを生じる。
第１図乃至第７図を再び参照すると、本発明のもう１つ
の観点に従った半導体ウェハ１１の処理は洗浄および平
滑化過程について第２図に関して説明されたように開始
される。先に全て記載されたように、また、誘電体層１
４およびフォトレジスト層１６が与えられ、整列整合マ
ーク１３が形成され、第３ａ図に関して説明された付加
的な処理が実行される。
フォトレジスト層１８は第３ａ図に示されるように表面
１５上に形成される。フォトレジスト層１８は誘電体層
１４を通って下に存在するＧａＡｓ２に仮１２内への選
択的イオン注入のためウィンド１７を形成するようにパ
ターン化される。イオン注入過程は注入された領域１９
を形成するためウィンド１７を通して行われる。
所望された選択注入過程の終了後、誘電体層１４はフッ
化水素（ＨＦ）巾で除去される。金属層２０は第３ｂ図
において示されるようにウェハ１１の注入された表面で
ある表面２６上に形成される。金属層２０は窒化チタニ
ウム−タングステン（便宜上Ｔｉ　Ｗ　Ｎ　ＸまたはＴ
ｉＷＮと記載する）から形成される。この表記によって
化学量論は意味されない。
ＴｉＷＮｘのこの層２０は第３図に関して先に説明され
た金属層２０とは違っている。そこでは層２０は２００
０人の深さへのチタニウム−タングステンのスパッタ付
着によって形成される。
ＴｉＷＮｘの使用はゲート材料においてＴｉＷの使用に
よっては得られない利点がある。
ＴｉＷＮｘの使用によって得られる予期しない利点はＴ
ｉＷＮＸの安定性のため動作回路の改良された寿命であ
る。ＴｉＷと共にＴｔＡｓに対して、ショッッキ接合で
徐々に形成されることは普通であり、オーム状コンタク
トへのショツツキ接合から徐々に変化する。ＧａＡｓと
接触するときＴｉＷＮｘがＴｉＷより更に安定している
ことがわかったので、ＴｉＷＮｘはより長く持続するシ
ョッツキ接合を形成する。この変化は９０日間のような
短い期間で発生するが、しかし更に一般的には１年以上
の開明らかではない。ＴｉＷＮｘは数年間の模擬実験期
間にわたってＴｉＡｓが実質的にないことが発見された
。事実、ＴｉＷＮｘはＴｉＡｓ）（より史に安定してお
り、従ってＴｉＡｓｘがショッツキ接合において形成さ
れないことが明らかである。
第２の、それ以上の直接の因子は、７ｉＷＮｘのスパッ
タリング中およびＦＥＴ製造におけるアニールおよび活
性化中に遭遇する高温度でＴｉＷと比較されるＴｉＷＮ
）（の関連する安定性である。ＴｉＷゲート構造中のシ
ョッツキ接合でのＴｉＡｓの形成はショッツキ品質に対
して有害である。従って、ショツツキゲートとしてのＴ
ｉＷＮ）Ｈの使用はＴｉＷのゲートに関連して優れた特
性を与える。
これらの結果は、一般に増加された抵抗のためＴｉＷか
らよりも窒化ＴｉＷから生じるより少ないゲートが期待
されるので、直感的ではない。減少されたＴｉＡｓ形成
から生じるショッツキ接合における予期しない改良はＴ
ｉＷ内への窒素の添加によって生じるゲート抵抗におけ
る悪化を補償する。
層２０の形成の１方法は窒素／アルゴンプラズマ・　に
おけるＴｉＷ（３０原子パーセントＴｉ）を反応性スパ
ッタすることによって達成される。金属層２０は、続く
処理中に金属層上に付着される金と、砒化ガリウム基板
１２との間の拡散バリアとして機能する。予期せず、Ｔ
ｉＷＮ層中の窒素の原子パーセントを変えることによっ
て、拡散バリアとしての層の劇的に増加された効率が達
成される。１／４のＮ／（Ｎ十Ａｒ）ガス流量比が好ま
しいが、しかし、１／１０乃至１／２の範囲が有効であ
る。
この範囲内に窒素比を維持することによって、窒素の原
子パーセントは金属層を生じるが、それは金属層２０が
そのバリア機能を損うことなく少なくとも２０分間約８
５０℃の連続アニーリング過程に耐えることを可能にす
る。上記範囲内の適切なガス流比を選択することによっ
て、ＴｉＷＮとＧａＡｓ層間の内部応力は低レベルに維
持される。
これは、最大剥離力が見られるとき、例えばつエバ洗浄
およびアニール過程中にサブミクロンの長さのショッツ
キゲート電極をその位置に保持する。
第４図を参照すると、ウェハ処理における次の過程はＴ
形構造２４のパターン化であり、ＴｉＷＮｘ層２０上の
もう１つのマスキングレベル２２の形成に伴って始まる
。このマスキングレベルは好ましくはニッケルまたは金
から構成される金属エツチングマスク２２であり、例え
ば以下の方法における蒸右およびリフトオフによって形
成される。高分解能のボジチブフォトレジストマスク２
１はＴｉＷＮｘ層２０の頂部に配置される。ポジチブフ
ォトレジストマスクは、金属が付着される領域を定める
開口を有し、エツチングマスク２２を形成する。エツチ
ングマスク２２のための金属層は、マスク中の開口が満
たされるような方法でポジチブフォトレジストマスク上
に蒸着される。金属がマスク中の開口において露出した
ＴｉＷＮＸの被覆を非常に良好に行う方法がこの例にお
いて容易に満たされる。蒸着後に、フォトレジストマス
クはリフトオフされ、ＴｉＷＮｘ層２０上に残６ている
金属は金属エツチングマスク２２を定める。示されるよ
うに、エツチングマスク２２のため好ましい材料は金で
あり、金のエツチングマスク２２が除去されないでその
位置に残っているなら、ゲートの抵抗を非常に減少させ
る。
ＴｉＷＮｘ層２０が、金のマスク２２によって被覆され
ていない領域から除去される。通常はとんど、フッ素ベ
ースのプラズマエツチングにおいて、エツチングマスク
として金属マスク２２を使用して露出したＴｉＷＮｘは
反応性イオンエツチングされる。プラズマは金属エツチ
ングマスク２２によって被覆されていない領域において
層２０をエツチングし、第４図に示されるようにＴ形構
造２４を形成するためマスクされた領域をアンダーカッ
トする。
プラズマアンダーカットの量はプラズマエツチングパラ
メータを変えることによって制御される。
これは異方性プロファイルを設定するため低圧で最初に
エツチングし、それから迅速なプラズマアンダーカット
を達成するため圧力を増加することによって、あるいは
水平表面がＡｕを露出するまで異方性エツチングされ、
それから迅速にアンダーカットされることによって達成
され、このようなエツチングは、充分なアンダーカット
が生じたとき即座に止められるように光学的にモニタさ
れている。先に述べられた自己制限エツチングはこのエ
ツチングのため使用され、容易に制御でき再現性のある
アンダーカットを与える。
ゲートパターン化に続いて、フォトレジストマスク２８
は第５図において示されたような自己整列イオン注入の
ための領域２９を定めるため表面２Ｂ上に形成される。
マスク２２がイオンビームによるイオン注入に対するバ
リアとして機能し、従って基板において強くドープされ
た領域の限界を定めるので、用語“自己整列”が使用さ
れる。ｎ型ドーピングレベルは最初のチャンネル注入の
ため使用されるけれども、ずっと高いレベルのドーピン
グ（ｎ＋）がソースおよびドレイン領域を形成し、ソー
スおよドレイン領域へのオーム接触を容易にするため、
この続く注入過程中使用される。
多量のイオン注入のためのウィンド２７を有するフォト
レジストマスク２８はウェハ１１の表面２６上に形成さ
れる。金のマスク２２はウィンド領域に向けられるイオ
ンのための自己整列された構造として機能する。このイ
オンはＴ形構造２４の両側の領域において注入され、ゲ
ートの端部と隣接するｎ＋領領域間の制御可能な横の分
離を伴う。金属エツチングマスク２２はゲート長より長
い注入部と注入部との間隔の生成を許容する。これは、
これら２つの寸法間の差を制御することによってこの装
置がゲート容量と破壊電圧対寄生直列抵抗との間の妥協
において最適化されるので、最適なＧａＡｓ５ＡＧ方法
の重要な特徴である。先に説明されたように、゛フォト
レジスト２８は更に装置特徴を最適化するためゲート金
属からｎ十領域（ゲートのドレイン側）の増加された間
隔を与えるためゲートに関して、特にドレインに対する
ゲート容量に関して非対称的である。ゲートからドレイ
ン側のｎ十注入領域を横に離すようにゲート自身または
ゲートと接触する別の金属層を使用するよりむしろフォ
トレジストを使用することによって、ゲートからドレイ
ンへの容量結合は更に減少される。
ｎ十注入はエツチングマスク２２によってゲート構造２
４の領域からマスクされ、隣接するｎ十領域からの各ゲ
ート縁部の分離はゲート金属のプラズマアンダーカット
によって決定され、任意の余分な横のドレイン側部マス
キングはフォトレジスト層２８によって与えられる。こ
のプラズマアンダーカットはゲート容量および直列抵抗
の両方に関してゲート構造の最適化を許容するのに充分
正確に制御される。
ウェハは約３０００Å以下の誘電体対人材料３゜によっ
て被覆される。もしｎ′変化領域がｎ十領域とｎチャン
ネルとの間の低い抵抗を許容するように注入されるべき
であるなら、先に説明された処理選択が実施され、構造
はそれがら約８５０℃で２０分間アニールされる。対人
材料３０は、砒素が高いアニーリング温度で気化される
のでＧａＡｓウェハ１１を分解から保護する。
ＴｉＷＮ）（中の窒素の原子パーセントが層２ｏが通常
高い熱安定性を有することを可能にするので、チャンネ
ル、変化領域およびｎ十領域イオン注入のためのアニー
リング過程はただ１回必要とされるだけである。上述の
ように、これは各注入の最適なｎ型付勢、より高い電子
移動度、減少された寄生抵抗および優れた装置特性を許
容する。それはまた少なくとも１つのアニーリング炉の
必要および別々のアニーリング処理過程の必要を排除し
、それによって製造費用を減少する。更に、従来のアプ
ローチにおいて一般に見られるＴｉＡｓ形成はＴｉＷお
よびＴｉＡｓに比較してＴｉＷＮｘの実質的に大きな安
定性のため見出だされない。
ＴｉＷＮ）（層２０のバリア特性が維持され、ウェハ１
１の連続処理中著しく低下されることがないことを確実
にするため、誘電体対人材料３０はｌ、５５乃至１．９
５の範囲の屈折率を有するプラズマ増強化学蒸気付着さ
れた酸化窒化シリコン（Ｓ　ｉ　ＯＮ）であるように選
択される。屈折率のこの範囲は、ゲートおよびＧａＡｓ
と、適切な熱整合、即ち同様の熱膨張係数を有する５ｉ
ＯＮを示す。１．５５の屈折率が好ましい。与えられた
範囲内の５ｉＯＮ膜の屈折率を確立するため、Ｎ　２０
　／　Ｓ　Ｉ　Ｈ，１のガス流量比は対人材料膜の付着
中に調節される。封入は全体的にゲートを封入すること
が望ましい。
以前は、ＴｉＷＮｘは約５００℃以上の温度での拡散バ
リアとして機能しないと思われ、ＴｉＷＮｘＪｉの形成
後に高温処理を必要とする処理において有効であるとは
思われなかった。
ＴｉＷＮＸ組成物中の約６乃至１６原子パーセントの窒
素および２０原子パーセント以下のチタニウムを使用す
ることによって、バリア特性は全体的に維持され、８５
０℃の温度で２０分間の保持時間を有する８５０℃アニ
ールを後続して行うことが可能になる。
ＴｉＷの使用によって得られなかったショッッキゲート
材料としてのＴｉＷＮ）（の使用における利点が存在す
る。ＴｉＷＮｘの使用によって得られた予期しない利点
はＴｉＷＮ）（の安定性のため動作回路の寿命が改善さ
れることである。ＴｉＷによって、ショッッキ接合で段
階的に形成することはＴｉＡｓ層に対して普通であり、
オーム状コンタク！・へのショッツキ接合の段階的な転
換を生じる。ＴｉＷＮ）（はＧａＡｓを接触するときＴ
ｉＷ以上に安定しているので、ＴｉＷＮ）（はより長く
持続するショッツキ接合を形成する。
ＴｉＷＮｘは数年の動作の模擬実験期間にわたって実質
的にＴｉＡｓを生じないことが発見された。
第２の、それ以上の直接の因子は、ＴｉＷＮ）（のスパ
ッタリング中およびＦＥＴ製造におけるアニールおよび
活性化過程中に遭遇する高温度でＴｉＷと比較されるＴ
ｉＷＮｘの関連する安定性である。アニール中のＴｔＷ
ゲートにおけるショッツキ接合でのＴｉＡｓ形成はショ
ッッキ品質における実質的に有害な結果を有する。従っ
て、ショッツキゲートとしてのＴ　１ＷＮｘの使用はＴ
ｉＷのゲートを使用するＦＥＴに比較して優れたＦＥＴ
特性を与える。ＧａＡｓへの金の拡散を阻止するＴｉＷ
Ｎ）（の拡散バリア特性は以前は約５００℃を超える温
度で無効であると信じられていた。従って、８００℃以
上でのアニールがゲート形成後に使用される場合、Ｔｉ
ＷＮ）（が適切であることは明らかではない。従って、
ＮのＴｉＷへの添加から生じるゲート抵抗の増加はＴｉ
ＷＮの使用を思い止まらせた。
ＧａＡｓ工業において、Ａｓがガスとして出て行く効果
を減少させるために砒素を過圧にしてキャップされない
アニールを行うのが普通である。
従って、はぼ８００℃（ＴｉＷＮＸのための臨界範囲５
００℃よりはるかに上）である標章アニールにおいて、
ＴｉＷＮｘのバリア特性が破壊されるものとされている
。
ゲートの封入はＧａＡｓ内へのＡｕ拡散に関してＴ　ｉ
　Ｗ　Ｎ　Ｘのバリア特性を破壊することなく５００℃
以上の温度でのアニーリングを許容することがわかった
。
処理観点から、ＴｉＷＮ）＜は優れたショッッキ接合を
依然として提供するけれども処理変化に対して非常に耐
性があることがわかった。ゲートにおける窒素容量に関
連する処理ウィンドは非常に広く、ＴｉＷＮＸ中の６％
乃至１６％原子の全範囲をカバーする。これは処理の理
想からの完全に実質的な偏差が最高の装置品質に強い影
響を与えることなく認められることを許容する。このよ
うな柔軟性は半導体製造方法においては重要な特徴であ
る。
封入に後続する次の過程は表面２６上のオームコンタク
ト３２の形成である。これは１または２方法のいずれか
で達成される。１方法において、アニーリング対人材料
３０はフッ化水素酸中で除去され、コンタクト３２が形
成される。
第６図に示されたもう１つの好ましい方法において、ア
ニーリング対人材料３０はウェハ１１上の位置に残され
、埋め込まれたコンタクト３２は対人材料を表面２６を
通ってオームコンタクトパターンをプラズマエツチング
することによって形成され、それからエツチングパター
ン内へ金属を蒸着させ、パターンをリフトオフする。コ
ンタクト３２のため好ましい材料はニッケルによって覆
イ〕れた金−ゲルマニウム組成物の第１の層、またはニ
ッケル、ゲルマニウムおよび金の積層構造を含む。コン
タクト３２は１０乃至３０秒間に好ましくは石英−ハロ
ゲンタングステン　ランプによって３８０’Ｃ−４００
℃まで迅速に加熱することによってＧａＡｓ表面２Ｇへ
合金される。
第７図を参照すると、オームコンタクト３２が合金され
た後で、第１のレベルの導電性相互接続金属層３４が表
面１５上に形成される。この金属層３４はオームコンタ
クト３２を被覆し、ゲートの長さに沿って与えられたゲ
ートパッドへの接続をなす。
層３４は窒素／アルゴンプラズマ中のＴｉＷターゲット
の反応性スパッタによって、および層２０の形成のため
使用されるのと同じ方法によって形成される。ターゲッ
トのＴｉは３０の原子パーセントを有する。ここで再び
層２０において、スパッタシステム中に流れるＮ／（Ｎ
＋Ａｒ）の比率は、窒素の原子パーセントがＮ／（Ｎ＋
Ａｒ）の１／１０以上の比率、好ましくは約１／４の比
率を生じるように調節される。
層３４のＴｉＷＮ）（部分の付着後、ウェハ■１は真空
システムへ移され、チタニウム（Ｔｉ）またはモリブデ
ンがＴｉＷＮ）（上へ蒸着させられる。その後、金がチ
タニウムまたはモリブデンの表面上へ蒸着される。金の
付着がその位置でスパッタ付着によって実行される場合
には、層３４の中間チタニウムまたはモリブデン部分が
省略されても良いが、それはスパッタ付着されたＴ　ｉ
　ＷＮｘ　　（スパッタ室からの除去において酸化物に
なる）と蒸着させられた金との間の粘着層として機能す
るからである。
第２のレベルの相互接続金属を形成するため、ウェハは
次に層３６を形成するため適切な誘電体材料によって被
覆される。ポリイミドのような有機材料は誘電体材料の
ために使用される。その他の誘電体材料はプラズマ付着
されたＳｉＮまたは５ｉＯＮのような無機材料を含む。
接触孔３８はパターン化されたフォトレジスト層４０を
通ってプラズマエツチングすることによって誘電体層３
６中に開口される。接触孔３８は、第７図において示さ
れたように、付加的レベルの相互接続金属と、下にある
第１のレベルの相互接続金属３４との間の接触を許容す
る。第２のレベルの相互接続金属は、第１図に示される
ように、接触孔開口を満たし、第１のレベルの金属を接
触するような方法で付着され、リフトオフまたはエツチ
ングのいずれかによってパターン化される。
付加的レベルの相互接続は同じ方法で形成されても良い
が、所望されるなら、ウェハは加えられた電気的および
スクラッチ防止のため最終誘電体パッシベイション被覆
を与えられる。勿論、通常のエアーブリッジ技術が上述
されたアプローチよりむしろ第２のレベルの相互接続の
ため使用されても良い。
前述において、ドーパントは一般にｎ型と呼ばれた。し
かしながら、反対の型のドーパント型の使用もまた本発
明から外れることなく使用されることが理解されるべき
である。また、ｎ型ドーパントの注入が参照され、注入
された領域をｎ型に後続して活性化させるドーパントの
注入を含むように意図される。従って、シリコンの適切
な活性化が活性化後主にｎ型にされるので、シリコンが
含まれる。
また、注入がｎ型、ｎ′およびｎ十である場合、活性化
後の関連する導電型はｎがｎ′よりも高く、更にｎ′に
おけるよりｎ＋において高いことが意図される。この関
係がドープされた領域中の相関的なドーパント濃度と一
般に一致しているので、この表記は両方の可能な意味を
カバーするように意図されている。
特定の装置に関連して本発明の原理が上述されたけれど
も、この説明は例示としてなされているだけであり、そ
の目的においておよび添付された特許請求の範囲におい
て上述された本発明の技術的範囲に対する制限ではない
ことを明らかに理解すべきである。
【図面の簡単な説明】
第１図は本発明に従って製造された電界効果トランジス
タの概略的断面図である。 第２図乃至第７図は本発明に従った電界効果トランジス
タの形成方法における連続的段階を示す（第３図は第３
ａ図および第３ｂ図から成る）。 第８図乃至第１Ｏ図は本発明の１実施例に従った処理動
作におけるＧａＡｓ　　ＦＥＴ構造の連続的段階を示す
。（第９図は第９ａ図および第９ｂ図から成る）。 第１１図乃至第１３図は本発明の実施方法に従った電界
効果装置を提供するため必要な付加的過程を示す横断面
図である（第１Ｉ図は第１１ａ図および第１１ｂ図から
成り、−力筒１３図は第１３ａ図、第１３ｂ図および第
１３ｃ図から成る）。 第１４ａ図、第１４ｂ図および第１４ｃ図は第１１図乃
至第１３図において示されるものに対する代わりの処理
選択を示す。 第１５図は耐火性ゲート材料の第１の層上のゲート金属
の非厳密に整列された第２の層を有するＧａＡｓ　　Ｆ
ＥＴを示す。 第１６図及び第１７図は第１１図乃至第１３図において
示されるものに対するもう１つの別の選択的処理選択を
示す。 ＩＯ・・・自己配列ゲート電界効果トランジスタ、１１
・・・半導体ウェハ、１２・・・砒化ガリウム（ＧａＡ
ｓ）基板、１３・・・登録マーク、１４・・・誘電体層
、■５・・・誘電体層表面、１Ｇ・・・フォトレジスト
、１７・・・ウィンド、１８・・・フォトレジスト層、
１９・・・注入領域、２０・・・ＴｉＷ層、２１・・・
画像反転フォトレジストマスク、２２・・・金属エツチ
ングマスク、２４・・・Ｔ形構造、２Ｂ・・・表面、２
７・・・ウィンド、２８・・・フォトレジストマスク、
２９・・・対人材料、３２・・・コンタクト、３４・・
・金属層、３５・・・相互接続、３６・・・誘電体層、
３８・・・エツチング装置、４５・・・誘電体材料、４
Ｇ・・・フォトレジスト層、５１・・・誘電体材料、５
２・・・平坦化材料層、５５・・・リフトオフマスク、
５６・・・導電層、５７・・・ゲート金属層、６４・・
・フォトレジスト。 出願人代理人　弁理士　鈴江武彦

Claims (9)

    【特許請求の範囲】
  1. （１）耐火性金属をエッチングし、エッチングマスクの
    自己制限アンダーカットを得るための方法において、 基板上に耐火性金属の層を設け、 前記層上のエッチングマスクを配置し、 約１７５乃至２５０ｍトルの圧力で約０．１５Ｗ／ｃｍ
    ＾２以下の電力でＣＦ＿４Ｏ＿２エッチングにおいて前
    記層を反応性イオンエッチングする過程を含む方法。
  2. （２）ＣＦ＿４Ｏ＿２エッチングにおける前記層の反応
    性イオンエッチングの前記過程がエッチング中下活性気
    体中で行われる請求項１記載の方法。
  3. （３）前記不活性気体がアルゴンおよびその他の不活性
    気体に比較してその平均自由行程が長いヘリウムである
    請求項２記載の方法。
  4. （４）前記耐火性金属の異方性反応性イオンエッチング
    が反応性イオンエッチングの前記過程に先行し、前記異
    方性の反応性イオンエッチングが実質的に前記耐火性金
    属層のマスクされていない部分を清浄にする請求項１記
    載の方法。
  5. （５）前記異方性の反応性イオンエッチングが約２００
    オングストロームの前記耐火性金属を除去するため露出
    表面をスパッタエッチングする過程によって先行される
    請求項４記載の方法。
  6. （６）耐火性ゲートＧａＡｓＦＥＴの製造において使用
    するための自己制限マスクアンダーカット方法において
    、 基板上に耐火性ゲート金属の層を形成し、 前記層上にマスクを形成し、前記マスクが第１のゲート
    寸法を定め、 前記耐火性ゲート金属において前記第１のゲートを再生
    するため前記層を異方性エッチングし、その後、 前記マスクをアンダーカットし前記耐火性ゲート金属に
    おいて前記第１のゲート寸法より小さい第２のゲート寸
    法を生じるためＣＦ＿４：Ｏ＿２：Ｈｅエッチングにお
    いてエッチングする過程を含む方法。
  7. （７）前記層を異方性エッチングする前記過程がＣＦ＿
    ４中の反応性イオンエッチングを使用する請求項６記載
    の自己制限マスクアンダーカット方法。
  8. （８）前記マスクがニッケル、アルミニウムおよび金か
    ら選択された金属である請求項６記載の自己制限マスク
    アンダーカット方法。
  9. （９）ニッケルエッチングマスク下の窒化チタニウム−
    タングステン層の自己制限アンダーカットを含むエッチ
    ング方法において、 Ａｒ中約２５パーセントＮ＿２の雰囲気において反応性
    スパッタリングすることによって基板上に約２０００オ
    ングストロームのＴｉＷＮを形成し、パターン化された
    ニッケルエッチングマスクをその上に設け、 約２０ｍトルおよび約０．４Ｗ／ｃｍ＾２でアルゴンエ
    ッチングにおいて露出した表面をスパッタ洗浄し、 約４０ｍトルおよび約０．２Ｗ／ｃｍ＾２でのＣＦ＿４
    エッチングにおいてＴｉＷＮを異方性エッチングし、 約２００ｍトルおよび約０．８Ｗ／ｃｍ＾２でのＣＦ＿
    ４：Ｏ＿２：ＨｅエッチングにおいてＴｉＷＮをアンダ
    ーカットエッチングする過程を含むエッチング方法。
JP63324762A 1987-12-23 1988-12-22 注入マスクの自己制限アンダーカットを具備する自己整列耐火ゲート製造方法 Pending JPH01205086A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US137,482 1987-12-23
US07/137,482 US4849376A (en) 1987-01-12 1987-12-23 Self-aligned refractory gate process with self-limiting undercut of an implant mask

Publications (1)

Publication Number Publication Date
JPH01205086A true JPH01205086A (ja) 1989-08-17

Family

ID=22477634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63324762A Pending JPH01205086A (ja) 1987-12-23 1988-12-22 注入マスクの自己制限アンダーカットを具備する自己整列耐火ゲート製造方法

Country Status (3)

Country Link
US (1) US4849376A (ja)
EP (1) EP0322244A3 (ja)
JP (1) JPH01205086A (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109770A (ja) * 1987-10-22 1989-04-26 Mitsubishi Electric Corp 半導体装置の製造方法
US5237192A (en) * 1988-10-12 1993-08-17 Mitsubishi Denki Kabushiki Kaisha MESFET semiconductor device having a T-shaped gate electrode
JPH02103939A (ja) * 1988-10-12 1990-04-17 Mitsubishi Electric Corp 半導体装置の製造方法
US5057186A (en) * 1989-07-28 1991-10-15 At&T Bell Laboratories Method of taper-etching with photoresist adhesion layer
JP2695014B2 (ja) * 1989-09-06 1997-12-24 株式会社東芝 Ｍｏｓ型半導体装置
JPH03245527A (ja) * 1990-02-23 1991-11-01 Rohm Co Ltd 微細加工方法
DE4032411A1 (de) * 1990-10-12 1992-04-16 Daimler Benz Ag Verfahren zur herstellung von t-gate-elektroden
US5106771A (en) * 1991-06-05 1992-04-21 At&T Bell Laboratories GaAs MESFETs with enhanced Schottky barrier
US5211807A (en) * 1991-07-02 1993-05-18 Microelectronics Computer & Technology Titanium-tungsten etching solutions
FR2686734B1 (fr) * 1992-01-24 1994-03-11 Thomson Composants Microondes Procede de realisation d'un transistor.
US5286676A (en) * 1992-06-15 1994-02-15 Hewlett-Packard Company Methods of making integrated circuit barrier structures
US5336930A (en) * 1992-06-26 1994-08-09 The United States Of America As Represented By The Secretary Of The Air Force Backside support for thin wafers
US5663075A (en) * 1994-07-14 1997-09-02 The United States Of America As Represented By The Secretary Of The Air Force Method of fabricating backside illuminated FET optical receiver with gallium arsenide species
US5550065A (en) * 1994-11-25 1996-08-27 Motorola Method of fabricating self-aligned FET structure having a high temperature stable T-shaped Schottky gate contact
US5683936A (en) * 1995-01-27 1997-11-04 The Whitaker Corporation Reactive ion etched assisted gold post process
JP2996159B2 (ja) * 1995-10-26 1999-12-27 ヤマハ株式会社 ドライエッチング方法
US6287431B1 (en) 1997-03-21 2001-09-11 Lynntech International, Ltd. Integrated ozone generator system
US6080682A (en) 1997-12-18 2000-06-27 Advanced Micro Devices, Inc. Methodology for achieving dual gate oxide thicknesses
US6274421B1 (en) * 1998-01-09 2001-08-14 Sharp Laboratories Of America, Inc. Method of making metal gate sub-micron MOS transistor
US6107152A (en) * 1998-02-20 2000-08-22 Micron Technology, Inc. Method of forming tungsten nitride comprising layers using NF3 as a nitrogen source gas
US6159781A (en) * 1998-10-01 2000-12-12 Chartered Semiconductor Manufacturing, Ltd. Way to fabricate the self-aligned T-shape gate to reduce gate resistivity
TW419755B (en) * 1999-12-10 2001-01-21 Taiwan Semiconductor Mfg Manufacturing method of T-shaped gate of integrated circuit
US6294445B1 (en) * 2000-02-22 2001-09-25 International Rectifier Corp. Single mask process for manufacture of fast recovery diode
US6472258B1 (en) * 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
WO2002048054A1 (en) * 2000-12-12 2002-06-20 Water Pik, Inc. Device and method for generating and applying ozonated water
US6740535B2 (en) * 2002-07-29 2004-05-25 International Business Machines Corporation Enhanced T-gate structure for modulation doped field effect transistors
US6936522B2 (en) 2003-06-26 2005-08-30 International Business Machines Corporation Selective silicon-on-insulator isolation structure and method
JP4439358B2 (ja) * 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法
US20070215881A1 (en) * 2006-03-03 2007-09-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element and manufacturing method thereof
EP1950326A1 (en) 2007-01-29 2008-07-30 Interuniversitair Microelektronica Centrum Method for removal of bulk metal contamination from III-V semiconductor substrates
US8329546B2 (en) * 2010-08-31 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Modified profile gate structure for semiconductor device and methods of forming thereof
US9379327B1 (en) 2014-12-16 2016-06-28 Carbonics Inc. Photolithography based fabrication of 3D structures
US11011528B2 (en) 2019-05-08 2021-05-18 International Business Machines Corporation Asymmetric gate edge spacing for SRAM structures
US11842937B2 (en) * 2021-07-30 2023-12-12 Wolfspeed, Inc. Encapsulation stack for improved humidity performance and related fabrication methods

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4203800A (en) * 1977-12-30 1980-05-20 International Business Machines Corporation Reactive ion etching process for metals
US4301233A (en) * 1980-05-29 1981-11-17 Eaton Corporation Beam lead Schottky barrier diode for operation at millimeter and submillimeter wave frequencies
US4472237A (en) * 1981-05-22 1984-09-18 At&T Bell Laboratories Reactive ion etching of tantalum and silicon
JPS5950567A (ja) * 1982-09-16 1984-03-23 Hitachi Ltd 電界効果トランジスタの製造方法
JPS60183726A (ja) * 1984-03-02 1985-09-19 Toshiba Corp 半導体装置の電極パタ−ンの形成方法
US4675073A (en) * 1986-03-07 1987-06-23 Texas Instruments Incorporated Tin etch process

Also Published As

Publication number Publication date
EP0322244A3 (en) 1989-10-18
EP0322244A2 (en) 1989-06-28
US4849376A (en) 1989-07-18

Similar Documents

Publication Publication Date Title
JPH01205086A (ja) 注入マスクの自己制限アンダーカットを具備する自己整列耐火ゲート製造方法
US4965218A (en) Self-aligned gate realignment employing planarizing overetch
US6353249B1 (en) MOSFET with high dielectric constant gate insulator and minimum overlap capacitance
US5633522A (en) CMOS transistor with two-layer inverse-T tungsten gate
KR920002090B1 (ko) 전계효과 트랜지스터의 제조방법
KR100612708B1 (ko) 다마신 게이트 공정을 이용한 진성 듀얼 게이트 산화물ｍｏｓｆｅｔ
JP3488236B2 (ja) 複合ゲート電極を有するｍｏｓトランジスタ
JP2677401B2 (ja) 自己整列ゲートｆｅｔの製造方法
JPH08264562A (ja) 半導体装置，及びその製造方法
JP2609267B2 (ja) 自己整列ひ化ガリウム装置の製造方法
JPH07335674A (ja) Ｉｉｉ−ｖ族半導体ゲート構造およびその製造方法
US6844602B2 (en) Semiconductor device, and method for manufacturing the same
JPH11354541A (ja) 半導体装置およびその製造方法
US6316804B1 (en) Oxygen implant self-aligned, floating gate and isolation structure
US6221745B1 (en) High selectivity mask oxide etching to suppress silicon pits
JPH023244A (ja) 半導体装置の製造方法
JP3061027B2 (ja) 半導体装置の製造方法
US6995429B2 (en) Semiconductor device with inverted thin film transistor structure that includes a body contact
JPH07263686A (ja) 半導体装置の製造方法
JP2624656B2 (ja) ＧａＡｓ電界効果トランジスタの製造方法
US6630405B1 (en) Method of gate patterning for sub-0.1 μm technology
JPH01251669A (ja) 電界効果トランジスタの製造方法
JPH0324059B2 (ja)
JPH01251667A (ja) 電界効果トランジスタの製造方法
JPH0810706B2 (ja) 電界効果トランジスタの製造方法