JPH0324059B2 - - Google Patents
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- JPH0324059B2 JPH0324059B2 JP56149987A JP14998781A JPH0324059B2 JP H0324059 B2 JPH0324059 B2 JP H0324059B2 JP 56149987 A JP56149987 A JP 56149987A JP 14998781 A JP14998781 A JP 14998781A JP H0324059 B2 JPH0324059 B2 JP H0324059B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。特
に、最上層が砒化ガリユウム（GaAs）又はアル
ミニユウムガリユウム砒素（AlGaAs）よりな
り、ゲートとソース・ドレインの夫々とが自己整
合している電界効果型トランジスタの製造方法の
改良に関する。
に、最上層が砒化ガリユウム（GaAs）又はアル
ミニユウムガリユウム砒素（AlGaAs）よりな
り、ゲートとソース・ドレインの夫々とが自己整
合している電界効果型トランジスタの製造方法の
改良に関する。
近来、シリコン（Si）等のみならず、砒化ガリ
ユウム（GaAs）、アルミニユウムガリユウム砒
素（AlGaAs）、カドミユウムテルル（CdTe）、
インジユウムアンチモン（InSb）、ガリユウムア
ンチモン（GaSb）、インジユウム砒素（InAs）
等の化合物半導体を使用した半導体装置が次第に
多く使用される傾向がある。それぞれ、特定の用
途に対し有利な条件があるからである。これらの
化合物半導体を使用する半導体装置には、単一の
化合物半導体を使用する場合と、複数の化合物半
導体を組み合わせて使用する場合例えば高電子移
動度トランジスタ等の場合とがある。いずれの場
合においても、ゲート形態としては、絶縁ゲート
も勿論使用可能であるが、シヨツトキバリヤ型ゲ
ートとした場合の利点が大きいのでシヨツトキバ
リヤ型ゲートとする場合が多い。
ユウム（GaAs）、アルミニユウムガリユウム砒
素（AlGaAs）、カドミユウムテルル（CdTe）、
インジユウムアンチモン（InSb）、ガリユウムア
ンチモン（GaSb）、インジユウム砒素（InAs）
等の化合物半導体を使用した半導体装置が次第に
多く使用される傾向がある。それぞれ、特定の用
途に対し有利な条件があるからである。これらの
化合物半導体を使用する半導体装置には、単一の
化合物半導体を使用する場合と、複数の化合物半
導体を組み合わせて使用する場合例えば高電子移
動度トランジスタ等の場合とがある。いずれの場
合においても、ゲート形態としては、絶縁ゲート
も勿論使用可能であるが、シヨツトキバリヤ型ゲ
ートとした場合の利点が大きいのでシヨツトキバ
リヤ型ゲートとする場合が多い。
ところで、集積度向上のため、ゲートの端面と
ソース・ドレインの端面とが接触している自己整
合型が望ましいことは周知である。
ソース・ドレインの端面とが接触している自己整
合型が望ましいことは周知である。
絶縁ゲートの場合は、ゲートとソース・ドレイ
ン間に絶縁物が介在するため、ゲートとソース・
ドレイン間の絶縁がおびやかされる可能性は少な
いが、シヨツトキバリヤ型ゲートの場合は、金属
ゲートとソース・ドレイン間は直接接しているの
で、ゲートとソース・ドレイン間の絶縁耐力が低
くなるという欠点がある。この欠点を解消するた
め、イオン注入してソース・ドレイン領域を確定
した後ゲート側面をエツチングしてゲート幅を減
少させ、結果的にゲートとソース・ドレインとを
分離する方法も採られているが、制御性に乏しく
現実的使用に耐えない。又、ゲート形成後、イオ
ン注入に先立ち二酸化シリコン（SiO2）、窒化シ
リコン（Si3N4）等よりなる保護膜を基板全面に
形成してからゲート・ソース・ドレイン形成領域
にイオン注入をなす方法もあるがイオン注入時の
ノツクオン現象により、保護膜中に含まれていた
シリコン（Si）や酸素（Ｏ）が砒化ガリユウム
（GaAs）、アルミニユウムガリユウム砒素
（AlGaAs）等の中に拡散され、これらは活性な
不純物として作用するため、本質的に使用不可能
である。
ン間に絶縁物が介在するため、ゲートとソース・
ドレイン間の絶縁がおびやかされる可能性は少な
いが、シヨツトキバリヤ型ゲートの場合は、金属
ゲートとソース・ドレイン間は直接接しているの
で、ゲートとソース・ドレイン間の絶縁耐力が低
くなるという欠点がある。この欠点を解消するた
め、イオン注入してソース・ドレイン領域を確定
した後ゲート側面をエツチングしてゲート幅を減
少させ、結果的にゲートとソース・ドレインとを
分離する方法も採られているが、制御性に乏しく
現実的使用に耐えない。又、ゲート形成後、イオ
ン注入に先立ち二酸化シリコン（SiO2）、窒化シ
リコン（Si3N4）等よりなる保護膜を基板全面に
形成してからゲート・ソース・ドレイン形成領域
にイオン注入をなす方法もあるがイオン注入時の
ノツクオン現象により、保護膜中に含まれていた
シリコン（Si）や酸素（Ｏ）が砒化ガリユウム
（GaAs）、アルミニユウムガリユウム砒素
（AlGaAs）等の中に拡散され、これらは活性な
不純物として作用するため、本質的に使用不可能
である。
本発明の目的は、少なくとも最上層は砒化ガリ
ユウム（GaAs）又はアルミニユウムガリユウム
砒素（AlGaAs）よりなり、シヨツトキバリヤ型
ゲートを有し、ゲートとソース・ドレインとは自
己整合型でありながら、ゲート電極とソース・ド
レインとの間の絶縁耐力が高い電界効果型トラン
ジスタの製造方法を提供することにある。
ユウム（GaAs）又はアルミニユウムガリユウム
砒素（AlGaAs）よりなり、シヨツトキバリヤ型
ゲートを有し、ゲートとソース・ドレインとは自
己整合型でありながら、ゲート電極とソース・ド
レインとの間の絶縁耐力が高い電界効果型トラン
ジスタの製造方法を提供することにある。
本発明によれば上記目的は、最上層が砒化ガリ
ユウムとアルミニユウムガリユウム砒素とのいず
れかよりなる基板上に、高融点金属よりなるシヨ
ツトキバリア型ゲート電極が形成された半導体装
置の製造方法において、前記基板表面に形成され
た一導電型活性層表面に部分的にゲート電極を形
成した後、該ゲート電極表面及び基板表面に窒化
アルミニユウムの薄層よりなる保護膜を形成し、
更にソース形成領域、ドレイン形成領域及びチヤ
ンネル形成領域を除く前記基板上にイオン注入マ
スク膜を形成し、該マスク膜、ゲート電極及びゲ
ート電極側部表面に形成された保護膜をマスクと
して前記基板表面に形成された保護膜を通して前
記基板表面に一導電型不純物をイオン注入した
後、前記保護膜を残した状態で熱処理を施こして
ソース及びドレインを形成し、前記基板表面に形
成された保護膜の前記ゲート電極側部表面部分を
残した状態で前記ソース領域及びドレイン領域の
保護膜を部分的に除去して電極窓を形成し、該電
極窓にソース電極及びドレイン電極を形成するこ
とにより達成される。このとき、熱処理温度は
700℃程度必要であるから、ゲート電極材料とし
ては高融点金属である必要がある。窒化アルミニ
ユウム（AlN）よりなる保護膜の厚さとゲート
とソース・ドレインとの離隔距離とはほぼ一致す
るから、使用電圧や想定される最大サージ電圧等
に応じて保護膜の厚さを決定することができる。
又、この保護膜はイオン注入による表面変性を防
止する効果と熱処理による表面変性を防止する効
果も併有する。
ユウムとアルミニユウムガリユウム砒素とのいず
れかよりなる基板上に、高融点金属よりなるシヨ
ツトキバリア型ゲート電極が形成された半導体装
置の製造方法において、前記基板表面に形成され
た一導電型活性層表面に部分的にゲート電極を形
成した後、該ゲート電極表面及び基板表面に窒化
アルミニユウムの薄層よりなる保護膜を形成し、
更にソース形成領域、ドレイン形成領域及びチヤ
ンネル形成領域を除く前記基板上にイオン注入マ
スク膜を形成し、該マスク膜、ゲート電極及びゲ
ート電極側部表面に形成された保護膜をマスクと
して前記基板表面に形成された保護膜を通して前
記基板表面に一導電型不純物をイオン注入した
後、前記保護膜を残した状態で熱処理を施こして
ソース及びドレインを形成し、前記基板表面に形
成された保護膜の前記ゲート電極側部表面部分を
残した状態で前記ソース領域及びドレイン領域の
保護膜を部分的に除去して電極窓を形成し、該電
極窓にソース電極及びドレイン電極を形成するこ
とにより達成される。このとき、熱処理温度は
700℃程度必要であるから、ゲート電極材料とし
ては高融点金属である必要がある。窒化アルミニ
ユウム（AlN）よりなる保護膜の厚さとゲート
とソース・ドレインとの離隔距離とはほぼ一致す
るから、使用電圧や想定される最大サージ電圧等
に応じて保護膜の厚さを決定することができる。
又、この保護膜はイオン注入による表面変性を防
止する効果と熱処理による表面変性を防止する効
果も併有する。
以下、図面を参照しつつ、本発明の一実施例に
かかる砒化ガリユウム（GaAs）よりなる電界効
果トランジスタの製造方法の主要工程を説明し、
本発明の構成と特有の効果とを明らかにする。
かかる砒化ガリユウム（GaAs）よりなる電界効
果トランジスタの製造方法の主要工程を説明し、
本発明の構成と特有の効果とを明らかにする。
第１図参照
クローム（Cr）ドープされた半絶縁性砒化ガ
リユウム（GaAs）基板１の素子形成領域２以外
の領域をフオトレジスト３をもつてマスクし、
60KeVのエネルギーをもつてシリコン（Si）を
1012／cm2程度イオン注入し、N-層４を形成する。
リユウム（GaAs）基板１の素子形成領域２以外
の領域をフオトレジスト３をもつてマスクし、
60KeVのエネルギーをもつてシリコン（Si）を
1012／cm2程度イオン注入し、N-層４を形成する。
第２図参照
フオトレジスト３を除去した後、スパツタリン
グ法等を使用してテイタン・タングステン
（TiW）合金を厚さ0.5μｍ程度に基板全面に形成
した後、フオトリソグラフイー法を使用してパタ
ーニングし、テイタン・タングステン（TiW）
よりなるシヨツトキバリヤ型ゲート５を完成す
る。
グ法等を使用してテイタン・タングステン
（TiW）合金を厚さ0.5μｍ程度に基板全面に形成
した後、フオトリソグラフイー法を使用してパタ
ーニングし、テイタン・タングステン（TiW）
よりなるシヨツトキバリヤ型ゲート５を完成す
る。
つづいて、反応性スパツツタ法を使用して、窒
化アルミニユウム（AlN）よりなる層６を厚さ
数100Å程度に形成する。この厚さとほぼ同程度
の距離ゲート電極５とソース・ドレインとは離隔
されることになるから、自己整合の目的から、こ
の窒化アルミニユウム（AlN）層６の厚さは一
般には1000Å以下であることが必要である。
化アルミニユウム（AlN）よりなる層６を厚さ
数100Å程度に形成する。この厚さとほぼ同程度
の距離ゲート電極５とソース・ドレインとは離隔
されることになるから、自己整合の目的から、こ
の窒化アルミニユウム（AlN）層６の厚さは一
般には1000Å以下であることが必要である。
第３図参照
ゲート・ソース・ドレイン領域以外をフオトレ
ジスト膜７でマスクし、シリコン（Si）を
250KeVのエネルギーをもつて1014／cm2程度イオ
ン注入してN+層よりなるソース・ドレイン８，
９を形成する。このとき、ゲート５とソース８、
ドレイン９とは窒化アルミニユウム（AlN）層
６の厚さに相当する距離離れて形成される。した
がつて、ゲート５とソース・ドレイン８，９との
間の絶縁耐力は改善される 第４図参照 フオトレジスト膜７を除去した後、700℃程度
の温度をもつて水素（H2）雰囲気中で熱処理を
行なう。この熱処理においてN-層よりなる素子
形成領域４、N+層よりなるソース８、ドレイン
９が活性化され、これらの領域が完成することは
言うまでもない。
ジスト膜７でマスクし、シリコン（Si）を
250KeVのエネルギーをもつて1014／cm2程度イオ
ン注入してN+層よりなるソース・ドレイン８，
９を形成する。このとき、ゲート５とソース８、
ドレイン９とは窒化アルミニユウム（AlN）層
６の厚さに相当する距離離れて形成される。した
がつて、ゲート５とソース・ドレイン８，９との
間の絶縁耐力は改善される 第４図参照 フオトレジスト膜７を除去した後、700℃程度
の温度をもつて水素（H2）雰囲気中で熱処理を
行なう。この熱処理においてN-層よりなる素子
形成領域４、N+層よりなるソース８、ドレイン
９が活性化され、これらの領域が完成することは
言うまでもない。
第５図参照
基板表面に形成された窒化アルミニユウム
（AlN）層６のゲート電極５側部絶縁部分を残し
たまま、ソース８、ドレイン９上の窒化アルミニ
ユウム（AlN）層６、又必要とあればゲート電
極５上の窒化アルミニユウム（AlN）層６を部
分的に除去して電極コンタクト窓１０，１１を形
成し、ソース・ドレイン電極・配線１２，１３を
形成して電界効果型トランジスタを完成する。
（AlN）層６のゲート電極５側部絶縁部分を残し
たまま、ソース８、ドレイン９上の窒化アルミニ
ユウム（AlN）層６、又必要とあればゲート電
極５上の窒化アルミニユウム（AlN）層６を部
分的に除去して電極コンタクト窓１０，１１を形
成し、ソース・ドレイン電極・配線１２，１３を
形成して電界効果型トランジスタを完成する。
以上説明せるとおり、本発明によれば、最上層
は砒化ガリユウム（GaAs）又はアルミニユウム
ガリユウム砒素（AlGaAs）よりなり、シヨツト
キバリヤ型ゲートを有し、ゲートとソース・ドレ
インとは自己整合型であり、しかも、ゲート電極
とソース・ドレインとの間の絶縁耐力が高い電界
効果型トランジスタの製造方法を提供することが
できる。上記の実施例により製造された電界効果
型トランジスタのソース電極、ゲート電極間に逆
方向電圧を印加したときの電圧−電流特性は第６
図ａの曲線のようになり、約9.5Vの逆方向耐圧
が得られ、従来の二酸化シリコン（SiO2）の保
護膜を用いた場合（ｂの曲線）の逆方向耐圧約
3.5Vに比較して倍以上の優れた効果が得られる。
は砒化ガリユウム（GaAs）又はアルミニユウム
ガリユウム砒素（AlGaAs）よりなり、シヨツト
キバリヤ型ゲートを有し、ゲートとソース・ドレ
インとは自己整合型であり、しかも、ゲート電極
とソース・ドレインとの間の絶縁耐力が高い電界
効果型トランジスタの製造方法を提供することが
できる。上記の実施例により製造された電界効果
型トランジスタのソース電極、ゲート電極間に逆
方向電圧を印加したときの電圧−電流特性は第６
図ａの曲線のようになり、約9.5Vの逆方向耐圧
が得られ、従来の二酸化シリコン（SiO2）の保
護膜を用いた場合（ｂの曲線）の逆方向耐圧約
3.5Vに比較して倍以上の優れた効果が得られる。
第１，２，３，４，５図は本発明の一実施例に
かかる砒化ガリユウム（GaAs）よりなる電界効
果トランジスタの製造方法の主要工程を示す基板
断面図、第６図は本発明及び従来例により製造さ
れた電界効果トランジスタのソース電極、ゲート
電極間に逆方向電圧を印加したときの電圧−電流
特性を示す図である。 １……クロームドープされた半絶縁性砒化ガリ
ユウム基板、２……素子形成領域、３……フオト
レジスト膜、４……素子形成領域のN-層、５…
…シヨツトキバリヤ型ゲート（チタン・タングス
テン）、６……窒化アルミニユウム層、７……フ
オトレジスト膜、８，９……ソース・ドレイン、
１０，１１……ソース・ドレイン電極用開口、１
２，１３……ソース・ドレイン電極・配線。
かかる砒化ガリユウム（GaAs）よりなる電界効
果トランジスタの製造方法の主要工程を示す基板
断面図、第６図は本発明及び従来例により製造さ
れた電界効果トランジスタのソース電極、ゲート
電極間に逆方向電圧を印加したときの電圧−電流
特性を示す図である。 １……クロームドープされた半絶縁性砒化ガリ
ユウム基板、２……素子形成領域、３……フオト
レジスト膜、４……素子形成領域のN-層、５…
…シヨツトキバリヤ型ゲート（チタン・タングス
テン）、６……窒化アルミニユウム層、７……フ
オトレジスト膜、８，９……ソース・ドレイン、
１０，１１……ソース・ドレイン電極用開口、１
２，１３……ソース・ドレイン電極・配線。
Claims (1)
- 【特許請求の範囲】 １ 最上層が砒化ガリユウムとアルミニユウムガ
リユウム砒素とのいずれかよりなる基板上に、高
融点金属よりなるシヨツトキバリア型ゲート電極
が形成された半導体装置の製造方法において、 前記基板表面に形成された一導電型活性層表面
に部分的にゲート電極を形成した後、 該ゲート電極表面及び基板表面に窒化アルミニ
ユウムの薄層よりなる保護膜を形成し、 更にソース形成領域、ドレイン形成領域及びチ
ヤンネル形成領域を除く前記基板上にイオン注入
マスク膜を形成し、 該マスク膜、ゲート電極及びゲート電極側部表
面に形成された保護膜をマスクとして前記基板表
面に形成された保護膜を通して前記基板表面に一
導電型不純物をイオン注入した後、 前記保護膜を残した状態で熱処理を施こしてソ
ース及びドレインを形成し、 前記基板表面に形成された保護膜の前記ゲート
電極側部表面部分を残した状態で前記ソース領域
及びドレイン領域の保護膜を部分的に除去して電
極窓を形成し、該電極窓にソース電極及びドレイ
ン電極を形成することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14998781A JPS5851572A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14998781A JPS5851572A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851572A JPS5851572A (ja) | 1983-03-26 |
| JPH0324059B2 true JPH0324059B2 (ja) | 1991-04-02 |
Family
ID=15486983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14998781A Granted JPS5851572A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851572A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181066A (ja) * | 1983-03-31 | 1984-10-15 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPS60136267A (ja) * | 1983-12-23 | 1985-07-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6187379A (ja) * | 1984-10-04 | 1986-05-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
| JPS5310284A (en) * | 1976-07-15 | 1978-01-30 | Siemens Ag | Semiconductor device with schottky barrier electrode and method of producing same |
| JPS55105380A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1981
- 1981-09-22 JP JP14998781A patent/JPS5851572A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
| JPS5310284A (en) * | 1976-07-15 | 1978-01-30 | Siemens Ag | Semiconductor device with schottky barrier electrode and method of producing same |
| JPS55105380A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5851572A (ja) | 1983-03-26 |
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