JPS6310589B2 - - Google Patents
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- JPS6310589B2 JPS6310589B2 JP58246151A JP24615183A JPS6310589B2 JP S6310589 B2 JPS6310589 B2 JP S6310589B2 JP 58246151 A JP58246151 A JP 58246151A JP 24615183 A JP24615183 A JP 24615183A JP S6310589 B2 JPS6310589 B2 JP S6310589B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
〔発明の技術分野〕
半導体装置の製造方法に関する。
従来、GaAsシヨツトキー型電界効果素子から
なる半導体装置は、例えば次のようにして製造さ
れている。先ず、第1図Aに示す如く、GaAsか
らなる半導体基板1の所定領域に低濃度のN型不
純物を選択的に導入して低濃度領域2を形成す
る。次いで、低濃度領域2を含む半導体基板1に
高濃度のN型不純物を選択的に導入してソース領
域3及びドレイン領域4を形成する。次に、同図
Bに示す如く、ソース領域3及びドレイン領域4
のアニールをした後ち、シヨツトキー性のゲート
電極5をSiO2膜をスペーサに用いたホトレジス
ト膜のリフトオフ処理によつて、低濃度領域2上
に形成する。しかしながら、このようにして半導
体装置10を得るものでは、同図Cに示す如く、
ゲート電極5とソース領域3間の距離Ls及びゲ
ート電極5とドレイン領域4間の距離Ldは、マ
スク合せ精度から考えて2μm程度に抑えるのが
限度である。ところが、低濃度領域2の表面空乏
層6,7はソース領域3及びドレイン領域4の表
面空乏層8,9に比べて非常に大きい。このた
め、ソース寄生抵抗Rs及びドレイン寄生抵抗Rd
が大きくなる。その結果、電界効果素子の特性が
悪化する。就中、ソース寄生抵抗Rsは、伝達コ
ンダクタンスを小さくする問題がある。
なる半導体装置は、例えば次のようにして製造さ
れている。先ず、第1図Aに示す如く、GaAsか
らなる半導体基板1の所定領域に低濃度のN型不
純物を選択的に導入して低濃度領域2を形成す
る。次いで、低濃度領域2を含む半導体基板1に
高濃度のN型不純物を選択的に導入してソース領
域3及びドレイン領域4を形成する。次に、同図
Bに示す如く、ソース領域3及びドレイン領域4
のアニールをした後ち、シヨツトキー性のゲート
電極5をSiO2膜をスペーサに用いたホトレジス
ト膜のリフトオフ処理によつて、低濃度領域2上
に形成する。しかしながら、このようにして半導
体装置10を得るものでは、同図Cに示す如く、
ゲート電極5とソース領域3間の距離Ls及びゲ
ート電極5とドレイン領域4間の距離Ldは、マ
スク合せ精度から考えて2μm程度に抑えるのが
限度である。ところが、低濃度領域2の表面空乏
層6,7はソース領域3及びドレイン領域4の表
面空乏層8,9に比べて非常に大きい。このた
め、ソース寄生抵抗Rs及びドレイン寄生抵抗Rd
が大きくなる。その結果、電界効果素子の特性が
悪化する。就中、ソース寄生抵抗Rsは、伝達コ
ンダクタンスを小さくする問題がある。
この問題を解消するために、第2図Aに示す如
く、GaAsからなる半導体基板1に低濃度領域2
を形成した後、この低濃度領域2上に所定パター
ンのゲート電極11を形成し、次いで、ゲート電
極11をマスクにして同図Bに示す如く、高濃度
不純物の選択拡散を行なつてソース領域12及び
ドレイン領域13を形成する方法が開発されてい
る。この方法では、ソース領域12とドレイン領
域13とがゲート電極11に対して自己整合的に
形成されるので、ソース、ドレインの寄正抵抗を
著しい低下させることができる。しかし、ソース
領域12及びドレイン領域13のアニールを行な
つた際に高濃度不純物の横方向の拡散が起きて、
ゲートとソース領域12及びドレイン領域13と
が接触し、ゲート耐圧が劣化する。また、しきい
値電圧の制御が困難になる問題がある。
く、GaAsからなる半導体基板1に低濃度領域2
を形成した後、この低濃度領域2上に所定パター
ンのゲート電極11を形成し、次いで、ゲート電
極11をマスクにして同図Bに示す如く、高濃度
不純物の選択拡散を行なつてソース領域12及び
ドレイン領域13を形成する方法が開発されてい
る。この方法では、ソース領域12とドレイン領
域13とがゲート電極11に対して自己整合的に
形成されるので、ソース、ドレインの寄正抵抗を
著しい低下させることができる。しかし、ソース
領域12及びドレイン領域13のアニールを行な
つた際に高濃度不純物の横方向の拡散が起きて、
ゲートとソース領域12及びドレイン領域13と
が接触し、ゲート耐圧が劣化する。また、しきい
値電圧の制御が困難になる問題がある。
本発明は、ゲート耐圧の劣化を防止して、しか
もソース領域及びドレイン領域による寄生抵抗を
減少し、電界効果素子の特性の向上を達成した半
導体装置を提供することをその目的とするもので
ある。
もソース領域及びドレイン領域による寄生抵抗を
減少し、電界効果素子の特性の向上を達成した半
導体装置を提供することをその目的とするもので
ある。
本発明は、ゲート電極に対するソース領域及び
ドレイン領域の夫々の間隔を所定値に制御するこ
とにより、ゲート耐圧の劣化を防止して、しかも
ソース領域及びドレイン領域による寄生抵抗を減
少し、電界効果素子の特性の向上を達成した半導
体装置である。
ドレイン領域の夫々の間隔を所定値に制御するこ
とにより、ゲート耐圧の劣化を防止して、しかも
ソース領域及びドレイン領域による寄生抵抗を減
少し、電界効果素子の特性の向上を達成した半導
体装置である。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第3図A乃至同図Gは、本発明方法を工程順に
示す説明図である。先ず、同図Aに示す如く、
GaAsからなる半導体基板20にN型不純物を導
入して低濃度領域21を形成する。低濃度領域2
1は、例えば不純物濃度を3×1016cm-3、厚さを
1.5μmに設定する。次いで、低濃度領域21を含
む半導体基板20の表面に第1金属層22を形成
する。第1金属層22としては、800℃程度のア
ニール温度でも安定であり、しかも、GaAs半導
体基板20とシヨツトキー接合を形成し得るNW
等の高融点金属からなるものを用いる。第1金属
層22の厚さは、約1000Åに設定する。また、第
1金属層22を多層構造にしてもよい。次いで、
第1金属層22上に例えば、8000ÅのSi3N4から
なる薄膜23を形成する。薄膜23としては、金
属膜、レジスト膜、絶縁膜等で形成しても良い。
次いで、薄膜23上に所定パターンのレジスト膜
を形成し、このレジスト膜をマスクにしてCF黏
とH〓の混合ガスでエツチングを施し、第1金属
層22に対して垂直な側面を形成する。次いで、
薄膜23を含む第1金属層22上に第2金属層2
4を形成する。第2金属層24としては、第1金
属層21と安定に接合するように例えばAuから
なるものを約3000Åスパツター法により形成す
る。
示す説明図である。先ず、同図Aに示す如く、
GaAsからなる半導体基板20にN型不純物を導
入して低濃度領域21を形成する。低濃度領域2
1は、例えば不純物濃度を3×1016cm-3、厚さを
1.5μmに設定する。次いで、低濃度領域21を含
む半導体基板20の表面に第1金属層22を形成
する。第1金属層22としては、800℃程度のア
ニール温度でも安定であり、しかも、GaAs半導
体基板20とシヨツトキー接合を形成し得るNW
等の高融点金属からなるものを用いる。第1金属
層22の厚さは、約1000Åに設定する。また、第
1金属層22を多層構造にしてもよい。次いで、
第1金属層22上に例えば、8000ÅのSi3N4から
なる薄膜23を形成する。薄膜23としては、金
属膜、レジスト膜、絶縁膜等で形成しても良い。
次いで、薄膜23上に所定パターンのレジスト膜
を形成し、このレジスト膜をマスクにしてCF黏
とH〓の混合ガスでエツチングを施し、第1金属
層22に対して垂直な側面を形成する。次いで、
薄膜23を含む第1金属層22上に第2金属層2
4を形成する。第2金属層24としては、第1金
属層21と安定に接合するように例えばAuから
なるものを約3000Åスパツター法により形成す
る。
次に、同図Bに示す如く、第2金属層24の表
面にAr雰囲気の下でイオンミリング等の異方性
エツチングを、第1金属層21及び薄膜23の表
面が露出するまで行なう。この処理により第1金
属層22上に薄膜23の側面に隣接して第2金属
層24の一部分を残存させる。残存した第2金属
層25の幅は、約2000Åとし、その高さは、約
7000Åに設定する。
面にAr雰囲気の下でイオンミリング等の異方性
エツチングを、第1金属層21及び薄膜23の表
面が露出するまで行なう。この処理により第1金
属層22上に薄膜23の側面に隣接して第2金属
層24の一部分を残存させる。残存した第2金属
層25の幅は、約2000Åとし、その高さは、約
7000Åに設定する。
次に、同図Cに示す如く、薄膜23、残存した
第2金属層25、及び第1金属層22を含む低濃
度領域21上に、厚さ約1500Åの酸化膜からなる
絶縁膜26を形成する。
第2金属層25、及び第1金属層22を含む低濃
度領域21上に、厚さ約1500Åの酸化膜からなる
絶縁膜26を形成する。
次に、同図Dに示す如く、例えば、CF4とH2の
混合ガスにより異方性エツチングを施し、第1金
属層22及び第2金属層25の側面に隣接して約
1000Åの絶縁膜26を残存させる。
混合ガスにより異方性エツチングを施し、第1金
属層22及び第2金属層25の側面に隣接して約
1000Åの絶縁膜26を残存させる。
次に、同図Eに示す如く、薄膜23をCF4ガス
とO2ガスを用いたプラズマエツチングにより選
択的に除去する。
とO2ガスを用いたプラズマエツチングにより選
択的に除去する。
次に、同図Fに示す如く、残存した第2金属膜
25と絶縁膜26とマスクにして、CF4系のガス
で反応性イオンエツチングにより、第2金属層2
5の直下にのみ第1金属層22を残存させる。
25と絶縁膜26とマスクにして、CF4系のガス
で反応性イオンエツチングにより、第2金属層2
5の直下にのみ第1金属層22を残存させる。
次に、同図Gに示す如く、残存した第1、第2
金属層22,25からなるゲート電極27と、ゲ
ート電極27の側面に隣接して残存した絶縁膜2
6をマスクにして、例えばシリコンイオンを注入
すると共に、約800℃温度で10分間アニールを施
し、不純物濃度が約3×1016cm-3、厚さ約40μm
のソース領域28とドレイン領域29をゲート電
極27に対して自己整合的に形成する。
金属層22,25からなるゲート電極27と、ゲ
ート電極27の側面に隣接して残存した絶縁膜2
6をマスクにして、例えばシリコンイオンを注入
すると共に、約800℃温度で10分間アニールを施
し、不純物濃度が約3×1016cm-3、厚さ約40μm
のソース領域28とドレイン領域29をゲート電
極27に対して自己整合的に形成する。
然る後、層間絶縁層を形成した後ソース、ドレ
イン、及びゲートの取出電極等を形成して所定の
仕様を満たした半導体装置を得る。
イン、及びゲートの取出電極等を形成して所定の
仕様を満たした半導体装置を得る。
このようにこの半導体装置の製造方法によれ
ば、次のような効果を有する。
ば、次のような効果を有する。
(1) ソース領域28及びドレイン領域29を形成
する際のマスクの幅を、ゲート電極27に隣接
して形成した絶縁膜26の高さ及び幅を調節す
ることにより、容易に制御することができる。
その結果、ゲート電極27とソース領域28の
間隔及びゲート電極27とドレイン領域29と
の間隔を極めて正確にかつ微細に制御して、高
周波特性に優れたシヨツトキー型電界効果素子
を提供することができる。
する際のマスクの幅を、ゲート電極27に隣接
して形成した絶縁膜26の高さ及び幅を調節す
ることにより、容易に制御することができる。
その結果、ゲート電極27とソース領域28の
間隔及びゲート電極27とドレイン領域29と
の間隔を極めて正確にかつ微細に制御して、高
周波特性に優れたシヨツトキー型電界効果素子
を提供することができる。
(2) ゲート電極27は、その側面に隣接された絶
縁膜26と共にGaAs半導体基板20上に形成
されているので、極めて高い接着力で半導体基
板20と接着しており、ゲート電極27の剥が
れが発生するのを防止することができる。
縁膜26と共にGaAs半導体基板20上に形成
されているので、極めて高い接着力で半導体基
板20と接着しており、ゲート電極27の剥が
れが発生するのを防止することができる。
(3) ゲート長を絶縁膜26の幅を調節することに
よつて十分に小さくし、高周波特性を向上させ
ることができる。
よつて十分に小さくし、高周波特性を向上させ
ることができる。
なお、ソース領域28及びドレイン領域29の
形成は、先ず第4図Aに示す如く、ゲート電極2
6及びこれに隣接する絶縁膜26を形成した後
に、これらを覆う厚さ約800Åの酸化膜からなる
絶縁膜30を形成する。次いで、同図Bに示す如
く、この絶縁膜30をCF4とH2の混合ガスからな
る反応性エツチングでエツチングし、ゲート電極
27及び絶縁膜26の両側部にさらに約500Åの
幅で絶縁膜31を隣接して残存させる。次いで、
絶縁膜26,31及びゲート電極27をマスクに
して不純物の選択拡散を行なうよにしても良い。
更に、同図Cに示す如く、両側面に絶縁膜31を
形成したゲート電極27及びソース領域28、ド
レイン領域29上に例えばGe層32、Au層33
形成することにより、絶縁膜31の側壁での段切
れを利用して自己整合的にゲート、ソース、ドレ
インの取出電極34,35,36を形成しても良
い。
形成は、先ず第4図Aに示す如く、ゲート電極2
6及びこれに隣接する絶縁膜26を形成した後
に、これらを覆う厚さ約800Åの酸化膜からなる
絶縁膜30を形成する。次いで、同図Bに示す如
く、この絶縁膜30をCF4とH2の混合ガスからな
る反応性エツチングでエツチングし、ゲート電極
27及び絶縁膜26の両側部にさらに約500Åの
幅で絶縁膜31を隣接して残存させる。次いで、
絶縁膜26,31及びゲート電極27をマスクに
して不純物の選択拡散を行なうよにしても良い。
更に、同図Cに示す如く、両側面に絶縁膜31を
形成したゲート電極27及びソース領域28、ド
レイン領域29上に例えばGe層32、Au層33
形成することにより、絶縁膜31の側壁での段切
れを利用して自己整合的にゲート、ソース、ドレ
インの取出電極34,35,36を形成しても良
い。
以上説明した如く、本発明に係る半導体装置の
製造方法によれば、ゲート耐圧の劣化を防止し
て、しかもソース領域及びドレイン領域による寄
生抵抗を減少し、電界効果素子の特性を向上させ
ることができるものである。
製造方法によれば、ゲート耐圧の劣化を防止し
て、しかもソース領域及びドレイン領域による寄
生抵抗を減少し、電界効果素子の特性を向上させ
ることができるものである。
第1図A乃至同図C、第2図A乃び同図Bは、
従来の半導体装置の製造方法を示す説明図、第3
図A乃至同図Gは、本発明方法を工程順に示す説
明図、第4図A乃至等図Cは、本発明の他の実施
例を示す説明図である。 20……GaAs半導体基板、21……低濃度領
域、22……第1金属層、23……薄膜、24,
25……第2金属層、26,30,31……絶縁
膜、27……ゲート電極、28……ソース領域、
29……ドレイン領域、32……Ge層、33…
…Au層、34,35,36……取出電極。
従来の半導体装置の製造方法を示す説明図、第3
図A乃至同図Gは、本発明方法を工程順に示す説
明図、第4図A乃至等図Cは、本発明の他の実施
例を示す説明図である。 20……GaAs半導体基板、21……低濃度領
域、22……第1金属層、23……薄膜、24,
25……第2金属層、26,30,31……絶縁
膜、27……ゲート電極、28……ソース領域、
29……ドレイン領域、32……Ge層、33…
…Au層、34,35,36……取出電極。
Claims (1)
- 1 半導体基板上に少なくとも一層の第1金属層
を形成する工程と、該第1金属層上に該第1金属
層の表面に対して略垂直な側面を有する薄膜を形
成する工程と、該薄膜を含む前記第1金属層の表
面上に第2金属層を形成する工程と、該第2金属
層に異方性エツチングを施してゲート電極を構成
する該第2金属層の一部分を前記略垂直な側面に
隣接して残存する工程と、該残存した第2金属層
及び前記薄膜をマスクにして前記第1金属層をエ
ツチングにより選択的に除去する工程と、前記半
導体基板、前記残存した第2金属層、前記第1金
属層、前記薄膜の露出表面に絶縁膜を形成する工
程と、異方性エツチングを施して前記残存した第
2金属層及び前記第1金属層の側面に隣接して該
絶縁膜を残存すると共に、前記薄膜を除去する工
程と、前記残存した第2金属層をマスクにして前
記第1金属層を選択的に除去し、残存した該第1
金属層及び前記第2金属層とでゲート電極を形成
する工程と、該ゲート電極及び前記絶縁膜をマス
クにして前記半導体基板内に所定導電型の不純物
を導入してソース領域及びドレイン領域を形成す
る工程とを具備することを特徴とする半導体装置
の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58246151A JPS60137070A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
DE8484116098T DE3473384D1 (en) | 1983-12-26 | 1984-12-21 | Semiconductor device and a method of manufacturing the same |
EP84116098A EP0152615B1 (en) | 1983-12-26 | 1984-12-21 | Semiconductor device and a method of manufacturing the same |
US07/013,794 US4769339A (en) | 1983-12-26 | 1987-02-12 | Method of manufacturing a field effect transistor device having a multilayer gate electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58246151A JPS60137070A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
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---|---|
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JPS6310589B2 true JPS6310589B2 (ja) | 1988-03-08 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58246151A Granted JPS60137070A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
Country Status (4)
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---|---|
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EP (1) | EP0152615B1 (ja) |
JP (1) | JPS60137070A (ja) |
DE (1) | DE3473384D1 (ja) |
Families Citing this family (94)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60143674A (ja) * | 1983-12-29 | 1985-07-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
US4847212A (en) * | 1987-01-12 | 1989-07-11 | Itt Gallium Arsenide Technology Center | Self-aligned gate FET process using undercut etch mask |
FR2603146B1 (fr) * | 1986-08-19 | 1988-11-10 | Thomson Csf | Source de courant de type charge active et son procede de realisation |
US5021840A (en) * | 1987-08-18 | 1991-06-04 | Texas Instruments Incorporated | Schottky or PN diode with composite sidewall |
JP2685149B2 (ja) * | 1988-04-11 | 1997-12-03 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
JP2562840B2 (ja) * | 1988-08-01 | 1996-12-11 | 富士通株式会社 | 電界効果トランジスタ |
US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
JPH0748503B2 (ja) * | 1988-11-29 | 1995-05-24 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
JPH02271537A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
JP2553699B2 (ja) * | 1989-04-12 | 1996-11-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
JP2786307B2 (ja) * | 1990-04-19 | 1998-08-13 | 三菱電機株式会社 | 電界効果トランジスタ及びその製造方法 |
JPH0475351A (ja) * | 1990-07-17 | 1992-03-10 | Mitsubishi Electric Corp | 化合物半導体装置の製造方法 |
EP0501275A3 (en) * | 1991-03-01 | 1992-11-19 | Motorola, Inc. | Method of making symmetrical and asymmetrical mesfets |
US5391510A (en) * | 1992-02-28 | 1995-02-21 | International Business Machines Corporation | Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps |
US5599738A (en) * | 1995-12-11 | 1997-02-04 | Motorola | Methods of fabrication of submicron features in semiconductor devices |
US6362058B1 (en) * | 1999-12-22 | 2002-03-26 | Texas Instruments Incorporated | Method for controlling an implant profile in the channel of a transistor |
US7514367B2 (en) * | 2005-06-17 | 2009-04-07 | Macronix International Co., Ltd. | Method for manufacturing a narrow structure on an integrated circuit |
US7786460B2 (en) | 2005-11-15 | 2010-08-31 | Macronix International Co., Ltd. | Phase change memory device and manufacturing method |
US7394088B2 (en) | 2005-11-15 | 2008-07-01 | Macronix International Co., Ltd. | Thermally contained/insulated phase change memory device and method (combined) |
US7635855B2 (en) | 2005-11-15 | 2009-12-22 | Macronix International Co., Ltd. | I-shaped phase change memory cell |
US7449710B2 (en) | 2005-11-21 | 2008-11-11 | Macronix International Co., Ltd. | Vacuum jacket for phase change memory element |
US7599217B2 (en) | 2005-11-22 | 2009-10-06 | Macronix International Co., Ltd. | Memory cell device and manufacturing method |
US7459717B2 (en) | 2005-11-28 | 2008-12-02 | Macronix International Co., Ltd. | Phase change memory cell and manufacturing method |
US7688619B2 (en) * | 2005-11-28 | 2010-03-30 | Macronix International Co., Ltd. | Phase change memory cell and manufacturing method |
US7531825B2 (en) | 2005-12-27 | 2009-05-12 | Macronix International Co., Ltd. | Method for forming self-aligned thermal isolation cell for a variable resistance memory array |
US8062833B2 (en) | 2005-12-30 | 2011-11-22 | Macronix International Co., Ltd. | Chalcogenide layer etching method |
US7741636B2 (en) * | 2006-01-09 | 2010-06-22 | Macronix International Co., Ltd. | Programmable resistive RAM and manufacturing method |
US7560337B2 (en) | 2006-01-09 | 2009-07-14 | Macronix International Co., Ltd. | Programmable resistive RAM and manufacturing method |
US20070166971A1 (en) * | 2006-01-17 | 2007-07-19 | Atmel Corporation | Manufacturing of silicon structures smaller than optical resolution limits |
US7785920B2 (en) | 2006-07-12 | 2010-08-31 | Macronix International Co., Ltd. | Method for making a pillar-type phase change memory element |
US7504653B2 (en) | 2006-10-04 | 2009-03-17 | Macronix International Co., Ltd. | Memory cell device with circumferentially-extending memory element |
US7863655B2 (en) | 2006-10-24 | 2011-01-04 | Macronix International Co., Ltd. | Phase change memory cells with dual access devices |
US7838371B2 (en) * | 2006-11-06 | 2010-11-23 | Nxp B.V. | Method of manufacturing a FET gate |
US7476587B2 (en) | 2006-12-06 | 2009-01-13 | Macronix International Co., Ltd. | Method for making a self-converged memory material element for memory cell |
US7903447B2 (en) | 2006-12-13 | 2011-03-08 | Macronix International Co., Ltd. | Method, apparatus and computer program product for read before programming process on programmable resistive memory cell |
US7718989B2 (en) | 2006-12-28 | 2010-05-18 | Macronix International Co., Ltd. | Resistor random access memory cell device |
US7619311B2 (en) | 2007-02-02 | 2009-11-17 | Macronix International Co., Ltd. | Memory cell device with coplanar electrode surface and method |
US7956344B2 (en) | 2007-02-27 | 2011-06-07 | Macronix International Co., Ltd. | Memory cell with memory element contacting ring-shaped upper end of bottom electrode |
US7786461B2 (en) * | 2007-04-03 | 2010-08-31 | Macronix International Co., Ltd. | Memory structure with reduced-size memory element between memory material portions |
US7569844B2 (en) | 2007-04-17 | 2009-08-04 | Macronix International Co., Ltd. | Memory cell sidewall contacting side electrode |
US7777215B2 (en) * | 2007-07-20 | 2010-08-17 | Macronix International Co., Ltd. | Resistive memory structure with buffer layer |
US7729161B2 (en) * | 2007-08-02 | 2010-06-01 | Macronix International Co., Ltd. | Phase change memory with dual word lines and source lines and method of operating same |
US7919766B2 (en) | 2007-10-22 | 2011-04-05 | Macronix International Co., Ltd. | Method for making self aligning pillar memory cell device |
US7879643B2 (en) | 2008-01-18 | 2011-02-01 | Macronix International Co., Ltd. | Memory cell with memory element contacting an inverted T-shaped bottom electrode |
US7879645B2 (en) | 2008-01-28 | 2011-02-01 | Macronix International Co., Ltd. | Fill-in etching free pore device |
US8158965B2 (en) | 2008-02-05 | 2012-04-17 | Macronix International Co., Ltd. | Heating center PCRAM structure and methods for making |
US8084842B2 (en) | 2008-03-25 | 2011-12-27 | Macronix International Co., Ltd. | Thermally stabilized electrode structure |
US8030634B2 (en) | 2008-03-31 | 2011-10-04 | Macronix International Co., Ltd. | Memory array with diode driver and method for fabricating the same |
US7825398B2 (en) | 2008-04-07 | 2010-11-02 | Macronix International Co., Ltd. | Memory cell having improved mechanical stability |
US7791057B2 (en) | 2008-04-22 | 2010-09-07 | Macronix International Co., Ltd. | Memory cell having a buried phase change region and method for fabricating the same |
US8077505B2 (en) | 2008-05-07 | 2011-12-13 | Macronix International Co., Ltd. | Bipolar switching of phase change device |
US7701750B2 (en) | 2008-05-08 | 2010-04-20 | Macronix International Co., Ltd. | Phase change device having two or more substantial amorphous regions in high resistance state |
US8415651B2 (en) | 2008-06-12 | 2013-04-09 | Macronix International Co., Ltd. | Phase change memory cell having top and bottom sidewall contacts |
US8134857B2 (en) | 2008-06-27 | 2012-03-13 | Macronix International Co., Ltd. | Methods for high speed reading operation of phase change memory and device employing same |
US7932506B2 (en) | 2008-07-22 | 2011-04-26 | Macronix International Co., Ltd. | Fully self-aligned pore-type memory cell having diode access device |
US7903457B2 (en) * | 2008-08-19 | 2011-03-08 | Macronix International Co., Ltd. | Multiple phase change materials in an integrated circuit for system on a chip application |
US7719913B2 (en) | 2008-09-12 | 2010-05-18 | Macronix International Co., Ltd. | Sensing circuit for PCRAM applications |
US8324605B2 (en) | 2008-10-02 | 2012-12-04 | Macronix International Co., Ltd. | Dielectric mesh isolated phase change structure for phase change memory |
US7897954B2 (en) | 2008-10-10 | 2011-03-01 | Macronix International Co., Ltd. | Dielectric-sandwiched pillar memory device |
US8036014B2 (en) * | 2008-11-06 | 2011-10-11 | Macronix International Co., Ltd. | Phase change memory program method without over-reset |
US8907316B2 (en) | 2008-11-07 | 2014-12-09 | Macronix International Co., Ltd. | Memory cell access device having a pn-junction with polycrystalline and single crystal semiconductor regions |
US8664689B2 (en) | 2008-11-07 | 2014-03-04 | Macronix International Co., Ltd. | Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions |
US7869270B2 (en) * | 2008-12-29 | 2011-01-11 | Macronix International Co., Ltd. | Set algorithm for phase change memory cell |
US8089137B2 (en) | 2009-01-07 | 2012-01-03 | Macronix International Co., Ltd. | Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method |
US8107283B2 (en) | 2009-01-12 | 2012-01-31 | Macronix International Co., Ltd. | Method for setting PCRAM devices |
US8030635B2 (en) | 2009-01-13 | 2011-10-04 | Macronix International Co., Ltd. | Polysilicon plug bipolar transistor for phase change memory |
US8064247B2 (en) * | 2009-01-14 | 2011-11-22 | Macronix International Co., Ltd. | Rewritable memory device based on segregation/re-absorption |
US8933536B2 (en) | 2009-01-22 | 2015-01-13 | Macronix International Co., Ltd. | Polysilicon pillar bipolar transistor with self-aligned memory element |
US8084760B2 (en) | 2009-04-20 | 2011-12-27 | Macronix International Co., Ltd. | Ring-shaped electrode and manufacturing method for same |
US8173987B2 (en) | 2009-04-27 | 2012-05-08 | Macronix International Co., Ltd. | Integrated circuit 3D phase change memory array and manufacturing method |
US8097871B2 (en) | 2009-04-30 | 2012-01-17 | Macronix International Co., Ltd. | Low operational current phase change memory structures |
US7933139B2 (en) | 2009-05-15 | 2011-04-26 | Macronix International Co., Ltd. | One-transistor, one-resistor, one-capacitor phase change memory |
US7968876B2 (en) * | 2009-05-22 | 2011-06-28 | Macronix International Co., Ltd. | Phase change memory cell having vertical channel access transistor |
US8350316B2 (en) | 2009-05-22 | 2013-01-08 | Macronix International Co., Ltd. | Phase change memory cells having vertical channel access transistor and memory plane |
US8809829B2 (en) | 2009-06-15 | 2014-08-19 | Macronix International Co., Ltd. | Phase change memory having stabilized microstructure and manufacturing method |
US8406033B2 (en) * | 2009-06-22 | 2013-03-26 | Macronix International Co., Ltd. | Memory device and method for sensing and fixing margin cells |
US8238149B2 (en) * | 2009-06-25 | 2012-08-07 | Macronix International Co., Ltd. | Methods and apparatus for reducing defect bits in phase change memory |
US8363463B2 (en) * | 2009-06-25 | 2013-01-29 | Macronix International Co., Ltd. | Phase change memory having one or more non-constant doping profiles |
US7894254B2 (en) * | 2009-07-15 | 2011-02-22 | Macronix International Co., Ltd. | Refresh circuitry for phase change memory |
US8198619B2 (en) * | 2009-07-15 | 2012-06-12 | Macronix International Co., Ltd. | Phase change memory cell structure |
US8110822B2 (en) * | 2009-07-15 | 2012-02-07 | Macronix International Co., Ltd. | Thermal protect PCRAM structure and methods for making |
US20110049456A1 (en) * | 2009-09-03 | 2011-03-03 | Macronix International Co., Ltd. | Phase change structure with composite doping for phase change memory |
US8064248B2 (en) * | 2009-09-17 | 2011-11-22 | Macronix International Co., Ltd. | 2T2R-1T1R mix mode phase change memory array |
US8178387B2 (en) * | 2009-10-23 | 2012-05-15 | Macronix International Co., Ltd. | Methods for reducing recrystallization time for a phase change material |
US8729521B2 (en) | 2010-05-12 | 2014-05-20 | Macronix International Co., Ltd. | Self aligned fin-type programmable memory cell |
US8310864B2 (en) | 2010-06-15 | 2012-11-13 | Macronix International Co., Ltd. | Self-aligned bit line under word line memory array |
US8497705B2 (en) | 2010-11-09 | 2013-07-30 | Macronix International Co., Ltd. | Phase change device for interconnection of programmable logic device |
US8467238B2 (en) | 2010-11-15 | 2013-06-18 | Macronix International Co., Ltd. | Dynamic pulse operation for phase change memory |
KR101284143B1 (ko) * | 2011-08-03 | 2013-07-10 | 주식회사 엘에이치 | 미끄럼 방지 세라믹 도료 |
US8987700B2 (en) | 2011-12-02 | 2015-03-24 | Macronix International Co., Ltd. | Thermally confined electrode for programmable resistance memory |
TWI549229B (zh) | 2014-01-24 | 2016-09-11 | 旺宏電子股份有限公司 | 應用於系統單晶片之記憶體裝置內的多相變化材料 |
US9559113B2 (en) | 2014-05-01 | 2017-01-31 | Macronix International Co., Ltd. | SSL/GSL gate oxide in 3D vertical channel NAND |
US9672906B2 (en) | 2015-06-19 | 2017-06-06 | Macronix International Co., Ltd. | Phase change memory with inter-granular switching |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4400866A (en) * | 1980-02-14 | 1983-08-30 | Xerox Corporation | Application of grown oxide bumper insulators to a high-speed VLSI SASMESFET |
US4312680A (en) * | 1980-03-31 | 1982-01-26 | Rca Corporation | Method of manufacturing submicron channel transistors |
US4359816A (en) * | 1980-07-08 | 1982-11-23 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits |
US4358340A (en) * | 1980-07-14 | 1982-11-09 | Texas Instruments Incorporated | Submicron patterning without using submicron lithographic technique |
US4325181A (en) * | 1980-12-17 | 1982-04-20 | The United States Of America As Represented By The Secretary Of The Navy | Simplified fabrication method for high-performance FET |
FR2525028A1 (fr) * | 1982-04-09 | 1983-10-14 | Chauffage Nouvelles Tech | Procede de fabrication de transistors a effet de champ, en gaas, par implantations ioniques et transistors ainsi obtenus |
JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
US4592577A (en) * | 1982-09-30 | 1986-06-03 | The Babcock & Wilcox Company | Sleeve type repair of degraded nuclear steam generator tubes |
JPS6070768A (ja) * | 1983-09-27 | 1985-04-22 | Toshiba Corp | 電界効果トランジスタの製造方法 |
JPS6182482A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | GaAs電界効果トランジスタの製造方法 |
JPS61108175A (ja) * | 1984-11-01 | 1986-05-26 | Toshiba Corp | 半導体装置及び製造方法 |
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