JPS6290976A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、特に電界効果形トランジスタの製
造方法に関するものである。

従来の技術 情報処理速度の高速化に伴い、トランジスタに要求され
るスイッチング速度は増々の高速化が期待されている。

高速スイッチング速度を有するトランジスタの一つにヒ
化ガリウム（ＧａＡｓ）化合物半導体を用いたメタルシ
ョットキー電界効果トランジスタ（ＭＥＳＦＥＴ　　）
がある。ＭＥＳＦＥＴにおいてスイッチング速度を高め
るためにはゲート長を短く、ソース・ゲート間隔を短ク
シ、ゲートソース間容量、ソース抵抗の減少をはかる必
要があるが、１μｍ以下のゲート長、１μｍ以下のソー
スゲート間隔を再現性よく得るためにはソース電極・ド
レイン電極を自己整合的に形成させる方法が考えられて
いる。

従来技術による自己整合型のＭＥＳＦＥＴの製造方法を
第２図に示す。同図ｄに示される様にＧａＡｓ半導体基
板１上に島状の活性領域３を、ホトレジスト２およびイ
オン注入技術を用いて形成する。

その後同図すに示す様にゲート電極材４を全面に被着し
た後、同図Ｃに示される様にホトレジスト２′を用いて
ゲート電極８を形成する。同図ｄに示される様にゲート
電極ｅとホトレジスト２“をマスクに用いてイオン注入
によって高濃度不純物を注入し、同図ｅに示される様に
誘電体膜９を保護膜として熱処理を行い、高濃度ソース
領域１ｏおよび高濃度ドレイン領域〜１１を形成する。

この保護膜に用いた誘電体膜９を基板に垂直方向の方向
性を有するリアクティブイオンエツチング技術を用いる
ことによって、同図ｆに示される様に誘電体膜９はゲー
ト電極６の側壁を被う様に残り、その他はエツチング除
去される。

その後、同図ｑに示される様にソース領域１０゜ゲート
領域６、ドレイン領域１１上の全面にオーミック性の金
属電極１２を被着し、さらに同図りに示される様にレジ
スト平坦化技術を用いて、ゲート電極６上のオーミック
性の金属電極１２を露出させる。この金属電極１２の露
出部分をイオンシリング技術を用いて切断し、同図ｉに
示される様にソース電極１２′およびドレイン電極１２
“を形成しＭＥＳＦＥＴ　　とする。

この製造方法により高濃度ソース領域１ｏとゲート電極
６およびドレイン領域１１とゲート電極ｅを接する様に
形成することができ、さらにソース・ゲート電極間隔お
よびゲート・ドレイン電極間隔を０．２μｍ〜０．３μ
ｍ程度まで短縮できる。

発明が解決しようとする問題点 従来の製造方法によれば、ソース・ゲート電極間隔を短
縮できるが、同時にゲート・ドレイン電極間隔も短縮さ
れてしまう。このため次の様な動作上の問題点があった
。

即ち一般にＭＥＳＦＥＴは約θ〜８ｖのゲート・ドレイ
ン耐圧が必要であるが、従来技術による半導体装置の製
造方法によるＭＥＳＦＥＴ　では所定のゲート時ドレイ
ン耐圧を得ることが困難であった。

その理由は、高濃度のドレイン領域がゲート電極と近づ
き過ぎるためにゲート空乏層が高濃度領域中に達するた
め十分に広がらず、低いゲート・ドレイン電圧によって
空乏層の電界が臨界電圧を越え、ブレークダウンが起き
るためである。

このためゲート・ドレイン間隔を、ソース・ゲート間隔
より大きく取った非対称構造を有するＭＥＳＦ　ＥＴを
自己整合的に形成する必要がある。

問題点を解決するだめの手段 本発明による半導体装置の製造方法は、自己整合的にゲ
ート・ドレイン間隔をゲート・ソース間隔より広くする
半導体装置の製造方法で半導体基板の所定領域に活性層
を形成する工程と、この活性層上にゲート電極を形成す
る工程と、前記ゲート電極より所定距離の間隙をへだて
でダミーゲート電極を形成する工程と、このゲート電極
材と前記ダミーゲート電極材をマスクとして高濃度不純
物拡散を行う工程と、前記ゲート電極と前記ダミーゲー
ト電極との間隙にホトレジストを埋め込む工程と２つの
ゲート電極の側壁のホトレジストが埋め込まれていない
それぞれの側壁をエツチングする工程と、前記ホトレジ
ストを除去する工程と、電極材の両側面に誘電体膜を被
着する工程と、半導体とオーミック接触のできる金属膜
を被着する工程と、オーミック接触のできる金属膜の一
部をエツチングする工程を有することを特徴とする自己
整合的な半導体装置の製造方法である。

作　　用 本発明の半導体装置の製造方法の作用はゲート電極に一
定距離へだててダミーゲート電極を形成し、これらゲー
ト電極材、ダミーゲート電極材をマスクとしイオン注入
技術を用いて高濃度拡散を行い、ソース領域およびドレ
イン領域を形成する。その後ゲート電極とダミーゲート
電極との間隙にホトレジストを埋め込み、ゲート電極材
の側壁の一方を保護しゲート電極材の池方の側壁をエツ
チングする。このためゲート電極材の一方の端は高濃度
領域から遠ざけられることになり、この端をドレイン側
、他方の側壁エツチングされない端をソース側とするこ
とにより、自己整合的にソース高濃度領域とゲート電極
は近く、ドレイン高濃度領域とゲート電極は遠ざけられ
たＭＥＳＦＥＴが製造できる。このためＭＥＳＦＥＴの
ゲート・ドレイン耐圧を上げることができる。

実施例 本発明の実施例として、ＧａＡｓ半導体を用いたＭＥＳ
ＦＥＴで、ゲート電極材に高融点材料であるチタン・タ
ングステン合金を用いたものを説明する。第１図を用い
て、その製造方法を詳しく説明する。同図ａに示される
様に半絶縁性Ｇ　ａ　Ａ　ｓ基板１の表面にホトレジス
ト２．およびイオン注入技術を用いて島状の活性領域３
を形成した。その後レジスト２を取シ除き、全面にチタ
ン・タングステン合金４を０．８μｍ、さらに約０．１
μｍの薄いアルミニウム層６をそれぞれスパッタ技術お
よび真空技術を用いて同図すに示す様に被着する。

ホトマスク工程を用いて同図Ｃに示される様にゲート電
極６と、ゲート電極から一定距離へだててダミーゲート
電極７を残し、その他の部分を基板の垂直方向に強い方
向性を有するリアクティブイオンエッチ技術を用いてエ
ツチング除去する。

図中ゲート電極６のＬぐ示される幅、および、ダミーゲ
ート電極７のＬ′ｑで示される幅はＭＥＳＦＥＴのゲー
ト長方向の長さで、今回の試作ではＬｇ−ｉｎμｍ、　
Ｌ　’　ｇ＝ｏ　、　ｓμｍに選ばれたが、この値につ
いては後に詳しく説明する。

同図ｄに示される様にゲート電極材６およびダミーゲー
ト電極材７をマスク材として高濃度のイオン注入を行い
、その後同図ｅに示される様にゲート電極６とダミーゲ
ート電極７との間隙８はホトレジスト２”によって埋め
込まれる。この間隙８にホトレジスト２“を埋め込む方
法は、同図ｄで示される状態の基板に全面にホトレジス
トを塗布する。このとき間隙８上のホトレジストは、そ
の池の平面上に塗布されるホトレジストの約２倍の膜厚
を有するためホトレジスト塗布後酸素プラズマエツチン
グ技術を用いて全面のホトレジストヲエソチングするこ
とによって間隙８のホトレジストだけが残り埋め込まれ
る。

その後同図ｆに示される様に等方性のエツチング速度を
有するＣＦ４プラズマエツチング技術を用いてゲート電
極材６および、ダミーゲート電極材７のホトレジストに
保護されていない側の側壁をエツチングする。このエツ
チングはダミーゲート電極材７が完全にエツチングされ
た時に止める。

この時ダミーゲート電極材７の幅はＬ　’　ｇ＝ｏ　、
５μｍであったため、ゲート電極材６もＯ，Ｓμｍ　側
壁がエツチングされたことになる。その後、残留ホトレ
ジストを取シ除き、アルミニウム層５を取り除いた。ア
ルミニウム層６はゲート電極材６が基板に垂直方向にエ
ツチングされることを抑制するために用いたものである
。その後、同図ｑに示される様に誘電体膜９を全面に被
着して熱処理を行いソース高濃度領域１０とドレイン高
濃度領域１１を形成した。今回用いた誘電体膜９はシリ
コン窒化膜で、熱処理の保護膜として０．１μｍ　のシ
リコン窒化膜を被着し、熱処理後再びシリコン窯化膜０
．３μｍ　を被着し計０．４μｍとした。

なお、ソース高濃度領域１０中に存在したダミーゲート
電極γの陰となってイオン注入されなかった領域は、こ
の熱処理中に注入イオンの横方向拡散などによって、高
濃度領域の不純物濃度にほぼ等しくなる。本実施例の場
合には、イオン注入にイオウＳを用いたため、約０．２
μｍ　の横方向拡散があった。

その後同図りに示される様に方向性を有するリアクティ
ブ・イオンエッチ技術を用いてシリコン窒化膜をエツチ
ングすることによってゲート主事６の側壁にシリコン窒
化膜を残こし、その後、同図ｉに示される様にオーミッ
ク性金属膜１２を被着し、さらに同図ｊ−ｋに示される
様に既に公知の技術であるホトレジスト平坦化技術を用
いてソース電極１２′とドレイン電極１２“に分け、Ｍ
Ｅ　Ｓ　ＦＥＴを製造した。

この結果同図ｋに示される様に、高濃度ドレイン領域と
ゲート電極の間隔を、高濃度ソース領域とゲート電極の
間隔より大きくした非対称構造のＭＥＳＦＥＴが製造さ
れた。本実施例におけるＭＥＳＦＥＴの各電極間隔は高
濃度ソース領域・ドレイン領域の横方向拡散約０．２μ
ｍを考慮すると高濃度ソース領域１ｏとゲート電極６量
隔がほぼ零、高濃度ドレイン領域１１とゲート電極６量
隔が０．３μｍ　、ソース電極１２′とゲート電極６お
よびドレイン電極１２“とゲート電極６の間隔は約０，
３１ｔｍ　、さらにゲート長が０．６μｍである。

上記、高濃度ドレイン領域１１とゲート電極６量隔は、
前記実施例の中で説明した様に、ゲート電極材の側壁エ
ツチングをダミーゲートがエツチング除去された直後に
停止するならば、そして、高濃度ドレイン領域１１の横
方向拡散を無視すれば、ダミーゲート電極材の幅Ｌ′ｑ
と等しくなシ、製造されたＭＥＳＦＥＴのゲート長は、
第１図ｅで形成されたゲート電極材の幅Ｌｑ　　よりダ
ミーゲート電極材の幅Ｌ′ｑを引いたＬｑ−Ｌ’ｑとな
る。

本実施例の場合には、高濃不純物領域が横方向に０．２
μｍ　拡散しているため高濃度ドレイン領域１１とゲー
ト電極６量隔は０．３μ町なり、高濃度ソース領域１０
とゲート成極６量隔をほぼ零とすることかできたため、
ソース抵抗の増加を伴なわないで、ゲート・ドレイン耐
圧を約６〜８■まで増加することができた。

発明の効果 以上のように本発明の半導体装置の製造方法によれば自
己整合的にソース高濃度領域とゲート電極の距離を短く
、ゲート電極とドレイン高濃度領域の距離を長く、しか
もゲート電極とソース電極の距離、およびゲート電極と
ドレイン電極の距離をほぼ等しい０．３μｍ　の短電極
間構造のＭＥＳＦＥＴが製造できる。この製造方法によ
ってゲート電極ｅとドレイン高濃度領域の距離を長くと
れるために、ゲート・ドレイン耐圧を十分に取ることが
できる。

【図面の簡単な説明】

第１図は本発明の一実施ψＩ」における半導体装置の製
造方法を示す工程図、第２図は従来の半導体装置の製造
方法を示す工程図である。 １・・・・・・ＧａＡｓ基板、３・・・・・・活性層、
６・・・・ゲート電極材、７・・・・・・ダミーゲート
電極材、１０・・・・・・ソース高濃度領域、１１・・
・・・・ドレイン高濃度領域、１２′・・・・・ソース
電極　１２　／／・・・・・・ドレイン電極。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ｉ’
−−−ゲリシ（躍ｆ７ 第　１　図 ９−　澗電禾讃 イ０−−−シー人 ｌｆ−一一しし１ン 第２図

Claims (1)

【特許請求の範囲】
1. 電界効果形トランジスタのソースおよびドレインを自己
   整合的に形成するに際し、半導体基板の所定領域に島状
   の活性層を形成する工程と、前記活性層上にゲート電極
   を形成する工程と、前記活性層上に前記ゲート電極と所
   定距離へだててダミーゲート電極を形成する工程と、前
   記ゲート電極とダミーゲート電極をマスクとして高濃度
   不純物拡散を行う工程と、前記ゲート電極とダミーゲー
   ト電極との間隙にホトレジストを埋め込む工程と、前記
   ゲート電極の前記ホトレジストで保護されていない側壁
   と前記ダミーゲート電極の前記ホトレジストで保護され
   ていない側壁とをエッチングする工程と、前記ホトレジ
   ストを除去する工程と、前記ゲート電極の両側面に誘電
   体膜を被着する工程と、前記半導体基板とオーミック接
   触のできる金属膜を、前記島状の活性層上に全面被着す
   る工程と、前記オーミック接触のできる金属膜の、前記
   ゲート電極上に被着された部分を選択的にエッチングす
   る工程を有してなる半導体装置の製造方法。