JP3139208B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体、特にＧ
ａＡｓを用いた電界効果トランジスタ（Field Effect T
ransistor ；ＦＥＴ）の製造方法に関する。
ａＡｓを用いた電界効果トランジスタ（Field Effect T
ransistor ；ＦＥＴ）の製造方法に関する。
【０００２】
【従来の技術】従来より、金属−半導体接触を応用した
ＭＥＳＦＥＴ（Metal SemiconductorFET ）として、Ｇ
ａＡｓによる半絶縁性基板を用いたものが知られてい
る。このＭＥＳＦＥＴは、図３に示すような構造を有し
ている。すなわち、ＧａＡｓ基板１のチャネル領域２上
にゲート電極３を設けるとともに、このゲート電極３の
両側のＧａＡｓ基板１内に高濃度不純物を含有する活性
領域であるソース領域４およびドレイン領域５を形成
し、これらソース領域４およびドレイン領域５上にソー
ス電極６およびドレイン電極７を設けている。
ＭＥＳＦＥＴ（Metal SemiconductorFET ）として、Ｇ
ａＡｓによる半絶縁性基板を用いたものが知られてい
る。このＭＥＳＦＥＴは、図３に示すような構造を有し
ている。すなわち、ＧａＡｓ基板１のチャネル領域２上
にゲート電極３を設けるとともに、このゲート電極３の
両側のＧａＡｓ基板１内に高濃度不純物を含有する活性
領域であるソース領域４およびドレイン領域５を形成
し、これらソース領域４およびドレイン領域５上にソー
ス電極６およびドレイン電極７を設けている。
【０００３】かかるＭＥＳＦＥＴにおいては、一般的に
は、ソース抵抗の低減のために、ソース領域４およびド
レイン領域５をゲート電極３に対して自己整合的に形成
する方法が採用されている。すなわち、ＧａＡｓ基板１
上に形成されたゲート電極３をマスクとして用いてソー
ス領域４およびドレイン領域５を形成する。この方法に
よるＭＥＳＦＥＴの一製造例を図４に示す。図４に示す
ように、まず、ＧａＡｓ基板１上にイオン注入技術によ
りｎ型活性領域からなるチャネル領域２を形成する（工
程(a) ）。次いで、メタライゼーションおよびエッチン
グによりゲート電極３を形成する（工程(b) ）。続い
て、ＧａＡｓ基板１上のチャネル領域２以外の部分にＳ
ｉＯ2 膜８を形成し、このＳｉＯ2 膜８およびゲート電
極３をマスクとして用いて高濃度にＳｉ+ をＧａＡｓ基
板１にイオン注入し（工程(c) ）、その後、ＧａＡｓ基
板１およびゲート電極３をＳｉＯ2 膜９で覆った状態で
ＧａＡｓ基板１をアニーリングし、ソース領域４おびド
レイン領域５を自己整合的に形成する（工程(d) ）。最
後に、ソース領域４およびドレイン領域５上に、オーミ
ックメタライゼーションによりソース電極６およびドレ
イン電極７を、それぞれソース領域４およびドレイン領
域５上に形成する（工程(e) ）。
は、ソース抵抗の低減のために、ソース領域４およびド
レイン領域５をゲート電極３に対して自己整合的に形成
する方法が採用されている。すなわち、ＧａＡｓ基板１
上に形成されたゲート電極３をマスクとして用いてソー
ス領域４およびドレイン領域５を形成する。この方法に
よるＭＥＳＦＥＴの一製造例を図４に示す。図４に示す
ように、まず、ＧａＡｓ基板１上にイオン注入技術によ
りｎ型活性領域からなるチャネル領域２を形成する（工
程(a) ）。次いで、メタライゼーションおよびエッチン
グによりゲート電極３を形成する（工程(b) ）。続い
て、ＧａＡｓ基板１上のチャネル領域２以外の部分にＳ
ｉＯ2 膜８を形成し、このＳｉＯ2 膜８およびゲート電
極３をマスクとして用いて高濃度にＳｉ+ をＧａＡｓ基
板１にイオン注入し（工程(c) ）、その後、ＧａＡｓ基
板１およびゲート電極３をＳｉＯ2 膜９で覆った状態で
ＧａＡｓ基板１をアニーリングし、ソース領域４おびド
レイン領域５を自己整合的に形成する（工程(d) ）。最
後に、ソース領域４およびドレイン領域５上に、オーミ
ックメタライゼーションによりソース電極６およびドレ
イン電極７を、それぞれソース領域４およびドレイン領
域５上に形成する（工程(e) ）。
【０００４】あるいはまた、半絶縁性基板上にレジスト
パターンからなるダミーゲートをマスク層として用いて
ソース領域およびドレイン領域を形成した後、ダミーゲ
ートの反転パターンを形成し、ダミーゲート跡に蒸着等
により金属ゲートを形成する方法も知られている（特開
平２−１９２７３３号公報）。この方法によるＭＥＳＦ
ＥＴの一製造例を図５に示す。図５に示すように、Ｇａ
Ａｓ基板１に形成したチャネル領域２上にダミーゲート
１０を形成し、このダミーゲート１０をマスクにしてソ
ース領域４およびドレイン領域５を形成した後（工程
(a) ）、ダミーゲート１０の反転パターンを形成する
（工程(b) ）。すなわち、ダミーゲート１０の両側にＳ
ｉＯ2 膜９Ａを形成した後、ダミーゲート１０をリフト
オフする（工程(b) ）。次いで、ダミーゲート１０の跡
にゲート電極３Ａを形成し（工程(c)）、その後、上述
した方法と同様にソース領域４およびドレイン領域５上
にそれぞれ、ソース電極およびドレイン電極（図示せ
ず）を形成する。
パターンからなるダミーゲートをマスク層として用いて
ソース領域およびドレイン領域を形成した後、ダミーゲ
ートの反転パターンを形成し、ダミーゲート跡に蒸着等
により金属ゲートを形成する方法も知られている（特開
平２−１９２７３３号公報）。この方法によるＭＥＳＦ
ＥＴの一製造例を図５に示す。図５に示すように、Ｇａ
Ａｓ基板１に形成したチャネル領域２上にダミーゲート
１０を形成し、このダミーゲート１０をマスクにしてソ
ース領域４およびドレイン領域５を形成した後（工程
(a) ）、ダミーゲート１０の反転パターンを形成する
（工程(b) ）。すなわち、ダミーゲート１０の両側にＳ
ｉＯ2 膜９Ａを形成した後、ダミーゲート１０をリフト
オフする（工程(b) ）。次いで、ダミーゲート１０の跡
にゲート電極３Ａを形成し（工程(c)）、その後、上述
した方法と同様にソース領域４およびドレイン領域５上
にそれぞれ、ソース電極およびドレイン電極（図示せ
ず）を形成する。
【０００５】
【発明が解決しようとする課題】しかし、上述したよう
な従来の製造方法によりＭＥＳＦＥＴを形成した場合、
ソース領域だけでなくドレイン領域もゲート電極に近接
して形成されてしまうので、ドレイン耐圧が低いという
問題がある。
な従来の製造方法によりＭＥＳＦＥＴを形成した場合、
ソース領域だけでなくドレイン領域もゲート電極に近接
して形成されてしまうので、ドレイン耐圧が低いという
問題がある。
【０００６】本発明の目的は、このような事情に鑑み、
ソース抵抗の低減と共にドレイン耐圧の向上を図ること
ができる電界効果トランジスタの製造方法を提供するこ
とにある。
ソース抵抗の低減と共にドレイン耐圧の向上を図ること
ができる電界効果トランジスタの製造方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明の電界効果トランジスタの製造方法は、チ
ャネル領域を有する基板上にレジストパターンを形成す
る工程と、前記レジストパターンをマスクとしてイオン
注入を行うことにより自己整合的にソース領域およびド
レイン領域となる高濃度不純物領域を形成する工程と、
前記レジストパターンの反転パターンの絶縁層を形成す
る工程と、前記絶縁層の少なくとも前記マスクの跡のゲ
ート電極を形成する部分である前記ソース領域側の一部
と前記ソース領域となる高濃度不純物領域あるいはソー
ス領域とを覆うレジスト層を形成する工程と、前記レジ
スト層の前記ゲート電極を形成する部分を予め定めた長
さにした後、前記マスクの跡の当該レジスト層で覆われ
ていない部分に絶縁層を形成する工程と、前記レジスト
層を除去した後、その除去した部分にゲート電極を形成
する工程とを具備するようにしたものである。
めに、本発明の電界効果トランジスタの製造方法は、チ
ャネル領域を有する基板上にレジストパターンを形成す
る工程と、前記レジストパターンをマスクとしてイオン
注入を行うことにより自己整合的にソース領域およびド
レイン領域となる高濃度不純物領域を形成する工程と、
前記レジストパターンの反転パターンの絶縁層を形成す
る工程と、前記絶縁層の少なくとも前記マスクの跡のゲ
ート電極を形成する部分である前記ソース領域側の一部
と前記ソース領域となる高濃度不純物領域あるいはソー
ス領域とを覆うレジスト層を形成する工程と、前記レジ
スト層の前記ゲート電極を形成する部分を予め定めた長
さにした後、前記マスクの跡の当該レジスト層で覆われ
ていない部分に絶縁層を形成する工程と、前記レジスト
層を除去した後、その除去した部分にゲート電極を形成
する工程とを具備するようにしたものである。
【０００８】ここで、ソース領域およびドレイン領域と
なる高濃度不純物領域の活性化アニーリングは、イオン
注入の直後、あるいはレジスト層の一部を除去した後な
ど、どの時点で行ってもよいが、通常はレジスト層を全
て除去した後に行う。
なる高濃度不純物領域の活性化アニーリングは、イオン
注入の直後、あるいはレジスト層の一部を除去した後な
ど、どの時点で行ってもよいが、通常はレジスト層を全
て除去した後に行う。
【０００９】また、レジスト層のゲート電極を形成する
部分の長さを予め定めた長さにする際に、レジスト層を
所定の長さより少し長めに形成しておき、必要に応じて
等方性エッチングによりその長さを短くするようにすれ
ばよい。
部分の長さを予め定めた長さにする際に、レジスト層を
所定の長さより少し長めに形成しておき、必要に応じて
等方性エッチングによりその長さを短くするようにすれ
ばよい。
【００１０】さらに、本発明の他の形態では、前記マス
クの跡の前記レジスト層で覆われていない部分の前記チ
ャネル領域にイオン注入して前記高濃度不純物領域より
も低い不純物濃度の中濃度不純物領域を形成する工程を
具備する。
クの跡の前記レジスト層で覆われていない部分の前記チ
ャネル領域にイオン注入して前記高濃度不純物領域より
も低い不純物濃度の中濃度不純物領域を形成する工程を
具備する。
【００１１】
【作用】本発明の製造方法では、ソース領域がゲート電
極に対して自己整合的に形成され、ソース領域とゲート
電極とが近接しているので、ソース抵抗が低い。一方、
ドレイン領域は、当該ドレイン領域とソース領域との間
のチャネル領域のドレイン領域側に形成された絶縁層の
分だけゲート電極から離れているので、ドレイン耐圧は
高い。
極に対して自己整合的に形成され、ソース領域とゲート
電極とが近接しているので、ソース抵抗が低い。一方、
ドレイン領域は、当該ドレイン領域とソース領域との間
のチャネル領域のドレイン領域側に形成された絶縁層の
分だけゲート電極から離れているので、ドレイン耐圧は
高い。
【００１２】
【実施例】以下、図面を参照して本発明を詳細に説明す
る。
る。
【００１３】図１は、本発明に係る電界効果トランジス
タの製造方法の一実施例の製造工程を示す。図１に示す
ように、まず、半絶縁性のＧａＡｓ基板１１の表層部に
ｎ型活性領域からなるチャネル領域１２をイオン注入あ
るいはエピタキシャル成長により形成する。その後、そ
の露出表面上に、後工程の活性化アニーリングの際に基
板１１を保護するためのＳｉＮ等からなる保護層１３を
形成する。次いで、この保護層１３上に高濃度不純物領
域を形成する部分以外にレジストからなるマスク層１４
を形成する。次に、マスク層１４以外のチャネル領域１
２に保護層１３を介してイオンを注入してソース領域お
よびドレイン領域となる第１および第２の高濃度不純物
領域（高濃度領域）１５Ａおよび１６Ａを形成する（工
程(a) ）。
タの製造方法の一実施例の製造工程を示す。図１に示す
ように、まず、半絶縁性のＧａＡｓ基板１１の表層部に
ｎ型活性領域からなるチャネル領域１２をイオン注入あ
るいはエピタキシャル成長により形成する。その後、そ
の露出表面上に、後工程の活性化アニーリングの際に基
板１１を保護するためのＳｉＮ等からなる保護層１３を
形成する。次いで、この保護層１３上に高濃度不純物領
域を形成する部分以外にレジストからなるマスク層１４
を形成する。次に、マスク層１４以外のチャネル領域１
２に保護層１３を介してイオンを注入してソース領域お
よびドレイン領域となる第１および第２の高濃度不純物
領域（高濃度領域）１５Ａおよび１６Ａを形成する（工
程(a) ）。
【００１４】次いで、マスク層１４および保護層１３を
覆うように、スパッタリング法等によりＳｉＯ2 層など
の絶縁層１７を形成する（工程(b) ）。続いて、絶縁層
１７にスライトエッチングを施し、マスク層１４の側面
上の絶縁層１７を除去する（工程(c) ）。
覆うように、スパッタリング法等によりＳｉＯ2 層など
の絶縁層１７を形成する（工程(b) ）。続いて、絶縁層
１７にスライトエッチングを施し、マスク層１４の側面
上の絶縁層１７を除去する（工程(c) ）。
【００１５】次に、マスク層１４をリフトオフして保護
層１３上の高濃度領域１５Ａおよび１６Ａに対応する部
分の絶縁層１７ａおよび１７ｂのみを残す。続いて、ア
ニーリングを施して高濃度領域１５Ａおよび１６Ａを活
性化し、それぞれ、ソース領域１５およびドレイン領域
１６とする（工程(d) ）。なお、活性化アニーリング
は、後の段階で行ってもよい。
層１３上の高濃度領域１５Ａおよび１６Ａに対応する部
分の絶縁層１７ａおよび１７ｂのみを残す。続いて、ア
ニーリングを施して高濃度領域１５Ａおよび１６Ａを活
性化し、それぞれ、ソース領域１５およびドレイン領域
１６とする（工程(d) ）。なお、活性化アニーリング
は、後の段階で行ってもよい。
【００１６】次に、絶縁層１７ａと１７ｂとの間の保護
層１３のうちソース領域１５側の部分およびソース領域
１５側の絶縁層１７ａを覆うレジスト層１８ａを形成
し、並びにドレイン領域１６側の絶縁層１７ｂのうちソ
ース領域１５側の一部を除いた部分を覆うレジスト層１
８ｂを形成する（工程(e) ）。このときのレジスト層１
８ａのチャネル領域１２上への重ね合わせの寸法ＬR
は、使用する光露光装置の重ね合わせ誤差を±ｔ、目標
とする所定のゲート長ＬG とすると、ＬR ≧ＬG ＋ｔと
するのが好ましい。なお、図では、ＬR ＝ＬG ＋ｔで誤
差がなかった場合を示す。
層１３のうちソース領域１５側の部分およびソース領域
１５側の絶縁層１７ａを覆うレジスト層１８ａを形成
し、並びにドレイン領域１６側の絶縁層１７ｂのうちソ
ース領域１５側の一部を除いた部分を覆うレジスト層１
８ｂを形成する（工程(e) ）。このときのレジスト層１
８ａのチャネル領域１２上への重ね合わせの寸法ＬR
は、使用する光露光装置の重ね合わせ誤差を±ｔ、目標
とする所定のゲート長ＬG とすると、ＬR ≧ＬG ＋ｔと
するのが好ましい。なお、図では、ＬR ＝ＬG ＋ｔで誤
差がなかった場合を示す。
【００１７】次に、Ｏ2 プラズマエッチング等の等方性
エッチングによりＬR ＝ＬG となるようにレジスト層１
８ａの端面を後退させる（工程(f) ）。すなわち、ＬR
＝ＬG ＋ｔと設定することにより、レジスト層１８ａの
端面の位置が設定通りの位置になった場合にはｔだけ後
退させればよい。ソース領域１５側にｔだけずれた場合
には、ＬR ＝ＬG となるので等方性エッチングは必要な
くなる。逆にドレイン領域１６側にｔだけずれた場合に
は、２ｔだけ後退させる必要がある。
エッチングによりＬR ＝ＬG となるようにレジスト層１
８ａの端面を後退させる（工程(f) ）。すなわち、ＬR
＝ＬG ＋ｔと設定することにより、レジスト層１８ａの
端面の位置が設定通りの位置になった場合にはｔだけ後
退させればよい。ソース領域１５側にｔだけずれた場合
には、ＬR ＝ＬG となるので等方性エッチングは必要な
くなる。逆にドレイン領域１６側にｔだけずれた場合に
は、２ｔだけ後退させる必要がある。
【００１８】次いで、レジスト層１８ａおよび１８ｂ並
びにその間の保護層１３および絶縁層１７ｂを覆うよう
に、スパッタリング法等によりＳｉＯ2 層などの絶縁層
１９を形成し（工程(g) ）、続いて、絶縁層１９にスラ
イトエッチングを施し、レジスト層１８ａおよび１８ｂ
の側面上の絶縁層１９を除去する（工程(h) ）。
びにその間の保護層１３および絶縁層１７ｂを覆うよう
に、スパッタリング法等によりＳｉＯ2 層などの絶縁層
１９を形成し（工程(g) ）、続いて、絶縁層１９にスラ
イトエッチングを施し、レジスト層１８ａおよび１８ｂ
の側面上の絶縁層１９を除去する（工程(h) ）。
【００１９】次に、レジスト層１８ａおよび１８ｂをリ
フトオフして、絶縁層１７ａと１７ｂとの間の保護層１
３および絶縁層１７ｂ上に形成された絶縁層１９ａのみ
を残す（工程(i) ）。
フトオフして、絶縁層１７ａと１７ｂとの間の保護層１
３および絶縁層１７ｂ上に形成された絶縁層１９ａのみ
を残す（工程(i) ）。
【００２０】最後に、絶縁膜１７ａおよび１７ｂ並びに
保護層１３のうち、ソース領域１５およびドレイン領域
１６に対応する部分の一部を除去した後、その除去され
た部分にソース電極２０およびドレイン電極２１を形成
し（工程(j) ）、さらに、絶縁膜１７ａと絶縁膜１９ａ
との間にゲート電極２２を形成してＭＥＳＦＥＴとする
（工程(k) ）。
保護層１３のうち、ソース領域１５およびドレイン領域
１６に対応する部分の一部を除去した後、その除去され
た部分にソース電極２０およびドレイン電極２１を形成
し（工程(j) ）、さらに、絶縁膜１７ａと絶縁膜１９ａ
との間にゲート電極２２を形成してＭＥＳＦＥＴとする
（工程(k) ）。
【００２１】以上説明した製造方法では、ソース領域１
５はゲート電極２２に近接させたまま、ドレイン領域１
６のみをゲート電極２２から離すことができるので、ソ
ース抵抗を低減させたまま、ドレイン耐圧の向上を図る
ことができる。
５はゲート電極２２に近接させたまま、ドレイン領域１
６のみをゲート電極２２から離すことができるので、ソ
ース抵抗を低減させたまま、ドレイン耐圧の向上を図る
ことができる。
【００２２】しかも、かかる方法では、高濃度領域１５
Ａおよび１６Ａ上に設けられた絶縁層１７ａおよび１７
ｂ間のゲート電極形成部分に重なるレジスト層１８ａの
重なり量を、等方性エッチングにより小さく調整した
後、絶縁層１９ａを設けるので、通常の光学露光装置を
用いても、ゲート長を、例えば０．５μｍ以下と小さく
することができる。
Ａおよび１６Ａ上に設けられた絶縁層１７ａおよび１７
ｂ間のゲート電極形成部分に重なるレジスト層１８ａの
重なり量を、等方性エッチングにより小さく調整した
後、絶縁層１９ａを設けるので、通常の光学露光装置を
用いても、ゲート長を、例えば０．５μｍ以下と小さく
することができる。
【００２３】次に、本発明の他の実施例を図２を参照し
ながら説明する。ここで、上述した実施例と同じ工程の
説明は省略する。
ながら説明する。ここで、上述した実施例と同じ工程の
説明は省略する。
【００２４】工程(a) 〜工程(e) は、上述した実施例と
同じである。工程(e) の後、レジスト層１８ａと１８ｂ
との間の絶縁層１７ｂをエッチングにより除去する（工
程(e')）。
同じである。工程(e) の後、レジスト層１８ａと１８ｂ
との間の絶縁層１７ｂをエッチングにより除去する（工
程(e')）。
【００２５】次いで、Ｏ2 プラズマエッチング等の等方
性エッチングによりＬR ＝ＬG となるようにレジスト層
１８ａの端面を後退させる（工程(f) ）。ここで、絶縁
層１７ｂとレジスト層１８ａとの間のチャネル領域１２
に保護層１３を介してイオンを注入し、不純物濃度がチ
ャネル領域１２よりも高く、高濃度領域１５Ａおよび１
６Ｂよりも低い中濃度不純物領域（中濃度領域）２３Ａ
を形成する（工程(f')）。なお、この中濃度領域２３Ａ
の深さはチャネル領域１２よりも浅くする必要がある。
ここで、中濃度領域２３Ａはゲート電極２２をドレイン
領域となる第１の高濃度領域１６Ａから離したことによ
る特性低下を抑えてＦＥＴの特性をさらに向上させるた
めのものである。
性エッチングによりＬR ＝ＬG となるようにレジスト層
１８ａの端面を後退させる（工程(f) ）。ここで、絶縁
層１７ｂとレジスト層１８ａとの間のチャネル領域１２
に保護層１３を介してイオンを注入し、不純物濃度がチ
ャネル領域１２よりも高く、高濃度領域１５Ａおよび１
６Ｂよりも低い中濃度不純物領域（中濃度領域）２３Ａ
を形成する（工程(f')）。なお、この中濃度領域２３Ａ
の深さはチャネル領域１２よりも浅くする必要がある。
ここで、中濃度領域２３Ａはゲート電極２２をドレイン
領域となる第１の高濃度領域１６Ａから離したことによ
る特性低下を抑えてＦＥＴの特性をさらに向上させるた
めのものである。
【００２６】この後の工程は、上述した実施例の工程
(g) 〜工程(i) と基本的に同様であり、最後にゲート電
極２２を形成してＭＥＳＦＥＴとする（工程(k')）。な
お、中濃度領域２３Ａをアニーリングして中濃度活性領
域２３とする必要があるが、このアニーリング工程はソ
ース領域１５およびドレイン領域１６を形成するための
アニーリングの後に別途行ってもよいが、工程(f')の
後、ソース領域１５およびドレイン領域１６を形成する
アニーリングの際に同時に中濃度活性領域２３を形成す
るようにしてもよい。
(g) 〜工程(i) と基本的に同様であり、最後にゲート電
極２２を形成してＭＥＳＦＥＴとする（工程(k')）。な
お、中濃度領域２３Ａをアニーリングして中濃度活性領
域２３とする必要があるが、このアニーリング工程はソ
ース領域１５およびドレイン領域１６を形成するための
アニーリングの後に別途行ってもよいが、工程(f')の
後、ソース領域１５およびドレイン領域１６を形成する
アニーリングの際に同時に中濃度活性領域２３を形成す
るようにしてもよい。
【００２７】上述した実施例では、保護層１３を設ける
ことにより高濃度領域１５Ａおよび１６Ａ、あるいは中
濃度領域２３Ａの活性化アニールの際の基板１１の劣化
を防止しているが、かかる活性化アニーリングを最後に
行う場合には保護層１３を設ける必要はなく、また、こ
の活性化アニーリングを（ＡｓＨ3 ＋Ｈ2 ；アルシン＋
水素）雰囲気下で行ってもよい。
ことにより高濃度領域１５Ａおよび１６Ａ、あるいは中
濃度領域２３Ａの活性化アニールの際の基板１１の劣化
を防止しているが、かかる活性化アニーリングを最後に
行う場合には保護層１３を設ける必要はなく、また、こ
の活性化アニーリングを（ＡｓＨ3 ＋Ｈ2 ；アルシン＋
水素）雰囲気下で行ってもよい。
【００２８】なお、本発明で等方性エッチングとは、レ
ジスト層のゲート電極への重なり量を調節できるドライ
エッチングをいう。
ジスト層のゲート電極への重なり量を調節できるドライ
エッチングをいう。
【００２９】さらにまた、基板やゲート電極等の材質も
上述したものに限定されず、従来から公知のものを使用
できることは言うまでもない。
上述したものに限定されず、従来から公知のものを使用
できることは言うまでもない。
【００３０】
【発明の効果】以上説明したように、本発明は、ソース
領域とドレイン領域との間のチャネル領域の一部に絶縁
層を形成することができるので、ソース領域はゲート電
極に近接させたまま、ドレイン領域のみをゲート電極か
ら離すことができ、従って、ソース抵抗を低減させた状
態でドレイン耐圧の向上を図ることができるという効果
を奏する。
領域とドレイン領域との間のチャネル領域の一部に絶縁
層を形成することができるので、ソース領域はゲート電
極に近接させたまま、ドレイン領域のみをゲート電極か
ら離すことができ、従って、ソース抵抗を低減させた状
態でドレイン耐圧の向上を図ることができるという効果
を奏する。
【図１】本発明の電界効果トランジスタの製造方法の一
実施例の工程を示す断面図である。
実施例の工程を示す断面図である。
【図２】本発明の電界効果トランジスタの製造方法の他
の実施例の工程を示す断面図である。
の実施例の工程を示す断面図である。
【図３】従来技術に係るＭＥＳＦＥＴの一例を示す断面
図である。
図である。
【図４】従来技術に係るＭＥＳＦＥＴの製造方法の一例
の工程を説明する断面図である。
の工程を説明する断面図である。
【図５】従来技術に係るＭＥＳＦＥＴの製造方法の他の
例の工程を説明する断面図である。
例の工程を説明する断面図である。
１１ ＧａＡｓ基板 １２ チャネル領域 １３ 保護層 １４ マスク層 １５Ａ 第１の高濃度領域 １５ ソース領域 １６Ａ 第２の高濃度領域 １６ ドレイン領域 １７，１７ａ，１７ｂ 絶縁層 １８ａ，１８ｂ レジスト層 １９，１９ａ 絶縁層 ２０ ソース電極 ２１ ドレイン電極 ２２ ゲート電極 ２３Ａ 中濃度領域 ２３ 中濃度活性領域
フロントページの続き (56)参考文献 特開 昭64−57678（ＪＰ，Ａ) 特開 平３−261148（ＪＰ，Ａ) 特開 昭63−208278（ＪＰ，Ａ) 特開 平２−192733（ＪＰ，Ａ) 特開 昭64−55872（ＪＰ，Ａ) 特開 平６−236897（ＪＰ，Ａ) 特開 昭63−45867（ＪＰ，Ａ) 特開 平４−56139（ＪＰ，Ａ) 特開 平２−288342（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (3)
- 【請求項１】 チャネル領域を有する基板上にレジスト
パターンを形成する工程と、 前記レジストパターンをマスクとしてイオン注入を行う
ことにより自己整合的にソース領域およびドレイン領域
となる高濃度不純物領域を形成する工程と、 前記レジストパターンの反転パターンの絶縁層を形成す
る工程と、 前記絶縁層の少なくとも前記マスクの跡のゲート電極を
形成する部分である前記ソース領域側の一部と前記ソー
ス領域となる高濃度不純物領域あるいはソース領域とを
覆うレジスト層を形成する工程と、 前記レジスト層の前記ゲート電極を形成する部分の長さ
を予め定めた長さにした後、前記マスクの跡の当該レジ
スト層で覆われていない部分に絶縁層を形成する工程
と、 前記レジスト層を除去した後、その除去した部分にゲー
ト電極を形成する工程とを具備することを特徴とする電
界効果トランジスタの製造方法。 - 【請求項２】 請求項１記載の電界効果トランジスタの
製造方法において、レジスト層のゲート電極を形成する
部分の長さを予め定めた長さにする際に、レジスト層を
所定の長さより少し長めに形成しておき、必要に応じて
等方性エッチングによりその長さを短くすることを特徴
とする電界効果トランジスタの製造方法。 - 【請求項３】 請求項１または２記載の電界効果トラン
ジスタの製造方法において、前記マスクの跡の前記レジ
スト層で覆われていない部分の前記チャネル領域にイオ
ン注入して前記高濃度不純物領域よりも低い不純物濃度
の中濃度不純物領域を形成する工程を具備することを特
徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05095933A JP3139208B2 (ja) | 1993-04-22 | 1993-04-22 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05095933A JP3139208B2 (ja) | 1993-04-22 | 1993-04-22 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310540A JPH06310540A (ja) | 1994-11-04 |
| JP3139208B2 true JP3139208B2 (ja) | 2001-02-26 |
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ID=14151079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05095933A Expired - Fee Related JP3139208B2 (ja) | 1993-04-22 | 1993-04-22 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139208B2 (ja) |
-
1993
- 1993-04-22 JP JP05095933A patent/JP3139208B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06310540A (ja) | 1994-11-04 |
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