JPH024138B2 - - Google Patents
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- JPH024138B2 JPH024138B2 JP21051381A JP21051381A JPH024138B2 JP H024138 B2 JPH024138 B2 JP H024138B2 JP 21051381 A JP21051381 A JP 21051381A JP 21051381 A JP21051381 A JP 21051381A JP H024138 B2 JPH024138 B2 JP H024138B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置の製造方法、より詳しくは
化合物半導体基板上に、自己整合（セルフアライ
ンメント―self alignment―）型電界効果トラン
ジスタ（FET）を、イオン注入におけるマスク
パターンの位置ずれなく高精度に形成することを
可能にする半導体装置の製造方法に関する。
化合物半導体基板上に、自己整合（セルフアライ
ンメント―self alignment―）型電界効果トラン
ジスタ（FET）を、イオン注入におけるマスク
パターンの位置ずれなく高精度に形成することを
可能にする半導体装置の製造方法に関する。
(2) 技術の背景
近年の半導体集積回路の発展経過においては、
半導体装置をより以上に高密度に、かつ、高信頼
性でもつて製造することが必要とされている。
半導体装置をより以上に高密度に、かつ、高信頼
性でもつて製造することが必要とされている。
GaAs等の化合物半導体を用いた所謂シヨツト
キ・ゲート型電界効果トランジスタの製造におい
ても、ゲート幅をできるだけ狭くすることが高密
度化にとつて必要であるが、その場合ソース・ド
レイン引出し抵抗低減のためゲート電極をマスク
とするイオン注入で高密度領域を形成する所謂自
己整合型構造を併用しようとすると、マスク合せ
上の問題が生じて来る。即ち、かかる電界効果ト
ランジスタを、そのゲート幅を現在以上に狭くし
た状態で形成するためには、活性領域とソース・
ドレイン高濃度領域との形成に用いるイオン注入
マスクの位置合わせ精度の向上が必要になつて来
る。
キ・ゲート型電界効果トランジスタの製造におい
ても、ゲート幅をできるだけ狭くすることが高密
度化にとつて必要であるが、その場合ソース・ド
レイン引出し抵抗低減のためゲート電極をマスク
とするイオン注入で高密度領域を形成する所謂自
己整合型構造を併用しようとすると、マスク合せ
上の問題が生じて来る。即ち、かかる電界効果ト
ランジスタを、そのゲート幅を現在以上に狭くし
た状態で形成するためには、活性領域とソース・
ドレイン高濃度領域との形成に用いるイオン注入
マスクの位置合わせ精度の向上が必要になつて来
る。
(3) 従来技術と問題点
第１図は従来技術における自己整合構造のシヨ
ツトキ・ゲート型電界効果トランジスタの製造方
法を説明するためにその要部を断面で示す図で、
同図を参照すると、先ず半絶縁性の化合物半導体
（GaAs）基板１上に二酸化シリコン（SiO2）膜
２を厚さ約4000Åに形成し、次いでFET形成領
域用窓を窓開けする（同図ａ）。かかるSiO2膜２
の膜厚は、イオン注入において、マスクとして効
果が十分発揮しうる厚さである。次いで、上記
SiO2膜２をマスクとして、窓開けされたFET形
成領域にシリコンイオン（Si+）を通常の技術で
イオン注入法で注入する。
ツトキ・ゲート型電界効果トランジスタの製造方
法を説明するためにその要部を断面で示す図で、
同図を参照すると、先ず半絶縁性の化合物半導体
（GaAs）基板１上に二酸化シリコン（SiO2）膜
２を厚さ約4000Åに形成し、次いでFET形成領
域用窓を窓開けする（同図ａ）。かかるSiO2膜２
の膜厚は、イオン注入において、マスクとして効
果が十分発揮しうる厚さである。次いで、上記
SiO2膜２をマスクとして、窓開けされたFET形
成領域にシリコンイオン（Si+）を通常の技術で
イオン注入法で注入する。
しかる後、マスクとして用いたSiO2膜２をエ
ツチングにより除去し、次いで当該半導体基板表
面に厚さ1000Åの保護膜（SiO2膜）を付着させ
てからアニールを行ない、注入された前記シリコ
ンイオンを活性化してｎ型FET形成領域（活性
層）３を形成した後上記ｎ型領域にゲート電極４
を形成する（同図ｂ）。
ツチングにより除去し、次いで当該半導体基板表
面に厚さ1000Åの保護膜（SiO2膜）を付着させ
てからアニールを行ない、注入された前記シリコ
ンイオンを活性化してｎ型FET形成領域（活性
層）３を形成した後上記ｎ型領域にゲート電極４
を形成する（同図ｂ）。
しかる後再度イオン注入マスクとしてSiO2膜
を付着した後、高濃度層形成領域部分の窓開けを
行ない、次いで通常の技術によるイオン注入法に
より高濃度にシリコンイオン（Si+）を注入する
（同図ｃ）。
を付着した後、高濃度層形成領域部分の窓開けを
行ない、次いで通常の技術によるイオン注入法に
より高濃度にシリコンイオン（Si+）を注入する
（同図ｃ）。
次いで上記イオン注入マスク用SiO2膜５を除
去した後、保護膜としてSiO2膜（図示せず）を
当該半導体基板１上に付着させ、しかる後アニー
ルを行ないn+高濃度層６，７を形成し、次いで
上記保護膜（SiO2膜）を除去した後、ソースお
よびドレイン用の高濃度領域６，７にそれぞれソ
ース電極８、ドレイン電極９を形成してFETを
作成する（同図ｄ）。
去した後、保護膜としてSiO2膜（図示せず）を
当該半導体基板１上に付着させ、しかる後アニー
ルを行ないn+高濃度層６，７を形成し、次いで
上記保護膜（SiO2膜）を除去した後、ソースお
よびドレイン用の高濃度領域６，７にそれぞれソ
ース電極８、ドレイン電極９を形成してFETを
作成する（同図ｄ）。
ところで、上述した従来技術においては、以下
に述べる如く、イオン注入用マスク形成における
マスク合わせ精度は通常１〜2μｍが限度である
ため、当該マスクの位置ずれが起こる欠点があ
る。
に述べる如く、イオン注入用マスク形成における
マスク合わせ精度は通常１〜2μｍが限度である
ため、当該マスクの位置ずれが起こる欠点があ
る。
すなわち、第１図ｃに示す高濃度層形成のため
のイオン注入におけるマスクとしてSiO2膜５を
付着した後、上記高濃度層形成領域部分をエツチ
ングした場合、同図に破線で示す如くにマスクパ
ターンがずれることがある。かかるマスクパター
ンのずれはｎ型層３とn+層６，７とのずれを生
じ、このずれがゲート幅方向に生じるとその
FETではソース・ドレイン引出し抵抗低減の効
果が減殺されるため、特にゲート幅を狭くとつて
いたとすると（例えば5μｍ以下）、完成したFET
の特性がバラツキ、特に集積回路の場合正常動作
を果し得なくなる後、製造歩留りや装置信頼性の
面で問題となる。
のイオン注入におけるマスクとしてSiO2膜５を
付着した後、上記高濃度層形成領域部分をエツチ
ングした場合、同図に破線で示す如くにマスクパ
ターンがずれることがある。かかるマスクパター
ンのずれはｎ型層３とn+層６，７とのずれを生
じ、このずれがゲート幅方向に生じるとその
FETではソース・ドレイン引出し抵抗低減の効
果が減殺されるため、特にゲート幅を狭くとつて
いたとすると（例えば5μｍ以下）、完成したFET
の特性がバラツキ、特に集積回路の場合正常動作
を果し得なくなる後、製造歩留りや装置信頼性の
面で問題となる。
一方、上記マスクパターンのずれを防止するた
め、第１図ａに示すSiO2膜２を除去せずにその
まま残し、当該SiO2膜２を高濃度層６，７形成
のためのイオン注入マスクとして再使用すること
が考えられる。
め、第１図ａに示すSiO2膜２を除去せずにその
まま残し、当該SiO2膜２を高濃度層６，７形成
のためのイオン注入マスクとして再使用すること
が考えられる。
ところが厚いSiO2膜はGaAs等の化合物半導体
基板との間では内部ストレス発生等による著しい
熱変性を与えるため、上述した同図ｂにおけるア
ニールにおいてGaAs基板が熱変性し、その結果
基板表面のSiO2膜と接している部分が導電性を
もつようになるという重大な問題がある。そのた
め、かかる方法は上記マスクパターンのずれを解
決するのに使用することはできない。
基板との間では内部ストレス発生等による著しい
熱変性を与えるため、上述した同図ｂにおけるア
ニールにおいてGaAs基板が熱変性し、その結果
基板表面のSiO2膜と接している部分が導電性を
もつようになるという重大な問題がある。そのた
め、かかる方法は上記マスクパターンのずれを解
決するのに使用することはできない。
以上説明した如くに、従来技術においては、イ
オン注入マスクの位置ずれを解決することができ
ないため、半導体装置の信頼性抵下をまねくばか
りでなく、集積回路の高密度にも支障を来すもの
である。
オン注入マスクの位置ずれを解決することができ
ないため、半導体装置の信頼性抵下をまねくばか
りでなく、集積回路の高密度にも支障を来すもの
である。
(4) 発明の目的
本発明は上述した従来技術における問題点に鑑
み、前記位置ずれおよび熱変性による基板への悪
影響のないイオン注入マスクを用いることによ
り、ゲート幅の狭い高密度化に適した半導体装置
の製造方法を提供することにある。
み、前記位置ずれおよび熱変性による基板への悪
影響のないイオン注入マスクを用いることによ
り、ゲート幅の狭い高密度化に適した半導体装置
の製造方法を提供することにある。
(5) 発明の構成
上記目的を達成するため、本願の発明者は窒化
アルミニウム（AlN）が化合物半導体基板に熱
変性を発生させないことに着目し、かかる事実に
基づいて当該AlN膜をｎ型活性層およびn+型高
濃度層形成のためのイオン注入マスクとして共通
に用いることを特徴とする半導体装置の製造方法
を提供する。なお、AlNによる熱変性について
は下記の実施例で説明する。
アルミニウム（AlN）が化合物半導体基板に熱
変性を発生させないことに着目し、かかる事実に
基づいて当該AlN膜をｎ型活性層およびn+型高
濃度層形成のためのイオン注入マスクとして共通
に用いることを特徴とする半導体装置の製造方法
を提供する。なお、AlNによる熱変性について
は下記の実施例で説明する。
(6) 発明実施例
第２図は本発明の方法の実施例を説明するため
に半導体装置の要部を断面で示す図で、同図にお
いて第１図と同じ部分は同じ符号を付して示す。
に半導体装置の要部を断面で示す図で、同図にお
いて第１図と同じ部分は同じ符号を付して示す。
第２図を参照すると、半絶縁性の化合物半導体
基板１上に窒化アルミニウム（AlN）膜１２を
例えば4000Åの膜厚に形成し、自己整合型電界効
果トランジスタ形成領域のための窓を窓開けす
る。なおかかる窓開きは従来のエツチング技術を
用いて容易になしうる。
基板１上に窒化アルミニウム（AlN）膜１２を
例えば4000Åの膜厚に形成し、自己整合型電界効
果トランジスタ形成領域のための窓を窓開けす
る。なおかかる窓開きは従来のエツチング技術を
用いて容易になしうる。
次いで、従来技術の場合と同じく、シリコンイ
オン（Si+）を上記AlN膜１２をマスクとして、
当該FET形成領域にイオン注入法により注入す
る（第２図ａ）。
オン（Si+）を上記AlN膜１２をマスクとして、
当該FET形成領域にイオン注入法により注入す
る（第２図ａ）。
しかる後、上記マスク１２を付着したまま当該
半導体基板１の表面に保護膜として二酸化シリコ
ン（SiO2）膜１３を付着してからアニールを行
ない、ｎ型活性層３を形成する（同図ｂ）。この
SiO2膜１３は、本発明では必須ではないが、
1000Å程度の薄いものであれば後述の如く熱変性
を発生しないのに対し、熱処理によるGaAs等の
化合物半導体基板表面でのAs解離等による変性
を防ぐのにむしろ効果がある。
半導体基板１の表面に保護膜として二酸化シリコ
ン（SiO2）膜１３を付着してからアニールを行
ない、ｎ型活性層３を形成する（同図ｂ）。この
SiO2膜１３は、本発明では必須ではないが、
1000Å程度の薄いものであれば後述の如く熱変性
を発生しないのに対し、熱処理によるGaAs等の
化合物半導体基板表面でのAs解離等による変性
を防ぐのにむしろ効果がある。
マスク１２を付着したままアニールをすること
ができる理由は、第３図に示す如く、AlNが
SiO2とは異なりGaAs等の化合物半導体基板に対
して熱変性を起生させないためである。
ができる理由は、第３図に示す如く、AlNが
SiO2とは異なりGaAs等の化合物半導体基板に対
して熱変性を起生させないためである。
第３図はSiO2またはAlNを保護膜とした場合、
イオン注入後にかかる保護膜を被覆したGaAs基
板を熱処理した後における注入イオンの活性化率
の膜厚に対する依存性を示す線図で、同図におい
てはSiO2被覆時の活性化率、はAlN被覆時
の活性化率をそれぞれ示している。
イオン注入後にかかる保護膜を被覆したGaAs基
板を熱処理した後における注入イオンの活性化率
の膜厚に対する依存性を示す線図で、同図におい
てはSiO2被覆時の活性化率、はAlN被覆時
の活性化率をそれぞれ示している。
同図を参照すると、AlN膜使用時の活性化率
は図示されている1μｍ以下の膜厚の範囲におい
て80％と一定しており、当該AlN膜に起因する
熱変性がないことを示している。一方、SiO2膜
使用時の活性化率は0.1μｍの膜厚のところで一度
は100％以下になるが、当該膜厚より大きいとこ
ろでは再び活性化率が増加し、140％の値で安定
する。前記活性化率が100％を越えることは注入
イオン数より多いキヤリアを発生していることを
意味し、従つて基板が熱変性を生じていることを
示すものである。
は図示されている1μｍ以下の膜厚の範囲におい
て80％と一定しており、当該AlN膜に起因する
熱変性がないことを示している。一方、SiO2膜
使用時の活性化率は0.1μｍの膜厚のところで一度
は100％以下になるが、当該膜厚より大きいとこ
ろでは再び活性化率が増加し、140％の値で安定
する。前記活性化率が100％を越えることは注入
イオン数より多いキヤリアを発生していることを
意味し、従つて基板が熱変性を生じていることを
示すものである。
上述した如く、AlNは熱変性を発生させない
ため、従来技術におけるSiO2膜のように、アニ
ールを行なう前に除去する必要がなく、従つて従
来技術において問題とされたマスクパターンの位
置ずれの問題が解決される。
ため、従来技術におけるSiO2膜のように、アニ
ールを行なう前に除去する必要がなく、従つて従
来技術において問題とされたマスクパターンの位
置ずれの問題が解決される。
以上述べた如く、膜厚に関係なく熱変性を発生
させないAlNイオン注入マスクを付着したまま
アニールを行ないｎ型活性層を形成した（第２図
ｂ）後、アニール保護膜（SiO2膜）１３を除去
し、次いでｎ型活性層上にゲート電極４を形成
し、しかる後付着したままのAlN膜１２をマス
クとして高濃度Si+をイオン注入法により注入す
る（同図ｃ）。
させないAlNイオン注入マスクを付着したまま
アニールを行ないｎ型活性層を形成した（第２図
ｂ）後、アニール保護膜（SiO2膜）１３を除去
し、次いでｎ型活性層上にゲート電極４を形成
し、しかる後付着したままのAlN膜１２をマス
クとして高濃度Si+をイオン注入法により注入す
る（同図ｃ）。
次いで、熱変性を生じない程度の薄いSiO2膜
を保護膜として当該半導体基板表面に付着してか
らアニールを行ない、n+高濃度層６，７をセル
フアライン的に形成する。
を保護膜として当該半導体基板表面に付着してか
らアニールを行ない、n+高濃度層６，７をセル
フアライン的に形成する。
最後に、上記SiO2保護膜を除去し、n+高濃度
層上にソースおよびドレイン電極８，９を形成す
る（同図ｄ）。
層上にソースおよびドレイン電極８，９を形成す
る（同図ｄ）。
(7) 発明の効果
以盾説明した如く、本発明の方法によれば、セ
ルフアラインメント型FETをイオン注入マスク
の位置ずれなしに形成することができるため、従
来技術では不可能であつたゲート幅の縮小も従来
の5μｍから本発明においては1μｍ程度まで狭め
ることが可能となり、集積回路（LSI，VLSI）
の高密化に貢献できるだけでなく、半導体装置の
信頼性も向上することとなり、半導体装置製造に
おける効果は大なるものである。
ルフアラインメント型FETをイオン注入マスク
の位置ずれなしに形成することができるため、従
来技術では不可能であつたゲート幅の縮小も従来
の5μｍから本発明においては1μｍ程度まで狭め
ることが可能となり、集積回路（LSI，VLSI）
の高密化に貢献できるだけでなく、半導体装置の
信頼性も向上することとなり、半導体装置製造に
おける効果は大なるものである。
第１図は従来技術におけるセルフアラインメン
ト型電界効果トランジスタの製造方法を説明する
ための半導体装置要部の断面図、第２図は本発明
における上記電界効果トランジスタの製造方法を
説明するための半導体装置要部の断面図、第３図
は二酸化シリコン層および窒化アルミニウム膜の
膜厚に対するGaAs基板中の注入イオンの活性化
率の依存性を示す線図である。 １…化合物半導体基板、２，５，１３…二酸化
シリコン層、３…ｎ型活性層、４…ゲート電極、
６，７…n+高濃度層、８…ソース電極、９…ド
レイン電極、１２…窒化アルミニウム膜。
ト型電界効果トランジスタの製造方法を説明する
ための半導体装置要部の断面図、第２図は本発明
における上記電界効果トランジスタの製造方法を
説明するための半導体装置要部の断面図、第３図
は二酸化シリコン層および窒化アルミニウム膜の
膜厚に対するGaAs基板中の注入イオンの活性化
率の依存性を示す線図である。 １…化合物半導体基板、２，５，１３…二酸化
シリコン層、３…ｎ型活性層、４…ゲート電極、
６，７…n+高濃度層、８…ソース電極、９…ド
レイン電極、１２…窒化アルミニウム膜。
Claims (1)
- １ GaAs化合物半導体基板上に電界効果トラン
ジスタを形成する方法において、前記半導体基板
上に、窒化アルミニウム膜を付着し素子領域形成
用窓を窓開けする工程、該窒化アルミニウム膜を
マスクとして上記窓開けされた領域に不純物の注
入を行い、しかる後当該基板表面および該窒化ア
ルミニウム膜上に該窒化アルミニウム膜とは異な
る材料の保護膜を付着して熱処理を行い活性層領
域を形成する工程、上記保護膜を除去した後前記
領域にゲート電極を形成し、次いで前記窒化アル
ミニウム膜とゲート電極をマスクとして不純物注
入を行い、しかる後該半導体基板表面、該窒化ア
ルミニウム膜及びゲート電極上に該窒化アルミニ
ウム膜とは異なる材料の保護膜を付着した後に熱
処理によりソース，ドレイン高濃度領域を形成す
る工程、上記保護膜を除去した後、ソースおよび
ドレイン電極を高濃度領域に形成する工程、を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21051381A JPS58112372A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21051381A JPS58112372A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58112372A JPS58112372A (ja) | 1983-07-04 |
| JPH024138B2 true JPH024138B2 (ja) | 1990-01-26 |
Family
ID=16590611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21051381A Granted JPS58112372A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58112372A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5849620A (en) * | 1995-10-18 | 1998-12-15 | Abb Research Ltd. | Method for producing a semiconductor device comprising an implantation step |
-
1981
- 1981-12-26 JP JP21051381A patent/JPS58112372A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58112372A (ja) | 1983-07-04 |
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