JPS61198785A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61198785A JPS61198785A JP3927085A JP3927085A JPS61198785A JP S61198785 A JPS61198785 A JP S61198785A JP 3927085 A JP3927085 A JP 3927085A JP 3927085 A JP3927085 A JP 3927085A JP S61198785 A JPS61198785 A JP S61198785A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- gate electrode
- resist
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 15
- 239000007772 electrode material Substances 0.000 claims abstract description 5
- 238000002844 melting Methods 0.000 claims description 11
- 230000008018 melting Effects 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000001020 plasma etching Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 14
- 150000004767 nitrides Chemical class 0.000 abstract description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 5
- 238000000137 annealing Methods 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 20
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 101100282617 Bovine herpesvirus 1.1 (strain Cooper) gC gene Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にオーミック
電極の形成に改良を図った Ｇａ Ａｓ ＭＥＳＦＥＴの製造方法に係わる。
電極の形成に改良を図った Ｇａ Ａｓ ＭＥＳＦＥＴの製造方法に係わる。
周知の如＜、Ｇａ Ａｓ ＭＥＳＦＥＴは、最近高速の
集積回路素子とし各方面において研究が行なわれている
。その中でも特にゲート電極構造に重点が置かれている
。そして、従来ゲートとオーミック電極はマスク合せに
よって形成されており、合せ精度がゲートとオーミック
間の寸法を決定していた。従来、Ｇａ Ａｓ ＭＥＳＦ
ＥＴとしく ｉ、ｔ、例えば第３図に示すものが知られ
ている。
集積回路素子とし各方面において研究が行なわれている
。その中でも特にゲート電極構造に重点が置かれている
。そして、従来ゲートとオーミック電極はマスク合せに
よって形成されており、合せ精度がゲートとオーミック
間の寸法を決定していた。従来、Ｇａ Ａｓ ＭＥＳＦ
ＥＴとしく ｉ、ｔ、例えば第３図に示すものが知られ
ている。
図中の１は、半絶縁性のＧａ Ａｓ基板である。
この基板１の表面には、Ｎ＋型型紙抵抗領域２３が夫々
離間して設けられている。これらの領域２．３間はＮ−
型領域４となっており、この領域４上にはゲート電極５
が設けられている。また、前記低抵抗領［２，３には、
高融点金属１ｉＩ６．６が夫々設けられている。しかし
ながら、このＦＥＴによれば、ゲート長が短くなると、
ショートチャネル効果が発生し、ＧＩＩＩが低下すると
いう問題があった。
離間して設けられている。これらの領域２．３間はＮ−
型領域４となっており、この領域４上にはゲート電極５
が設けられている。また、前記低抵抗領［２，３には、
高融点金属１ｉＩ６．６が夫々設けられている。しかし
ながら、このＦＥＴによれば、ゲート長が短くなると、
ショートチャネル効果が発生し、ＧＩＩＩが低下すると
いう問題があった。
これに対し、日本電気のＨｉｇａｓｉｓａｋａらは次の
ような提案を行なっている（ Ｅ ｘｔｅｎｄｅｄＡｂ
ｓｔｒａｃｔｓ ｏｒ ｔｈｅ Ｃｏｎｆｅｒｅｎｃｅ
ｏｎ ５ｏｌｉｄＳ ｔａｔｅＤ ｅｖｉｃｅｓ
ａｎｄＭ ａｔｅｒｉ Ｉｓ、Ｔ ｏｋｙｏ、１９８３
１ｌｌ）６９〜７２）、これは、Ｓ ｉｄｅ ｗａｌｌ
−Ａ ５ｓｉｓｔｅｄＣ１ｏｓｅｌｙ ５ｐａｃｅｄ
Ｅ １ｅｃｔｒｅｄ Ｔｅｃｈｎｏｌｏｇｙと呼ばれて
おり、その工程断面図を第２図に示す。
ような提案を行なっている（ Ｅ ｘｔｅｎｄｅｄＡｂ
ｓｔｒａｃｔｓ ｏｒ ｔｈｅ Ｃｏｎｆｅｒｅｎｃｅ
ｏｎ ５ｏｌｉｄＳ ｔａｔｅＤ ｅｖｉｃｅｓ
ａｎｄＭ ａｔｅｒｉ Ｉｓ、Ｔ ｏｋｙｏ、１９８３
１ｌｌ）６９〜７２）、これは、Ｓ ｉｄｅ ｗａｌｌ
−Ａ ５ｓｉｓｔｅｄＣ１ｏｓｅｌｙ ５ｐａｃｅｄ
Ｅ １ｅｃｔｒｅｄ Ｔｅｃｈｎｏｌｏｇｙと呼ばれて
おり、その工程断面図を第２図に示す。
まず、ＧａＡＳ基板１１の表面に選択的にＳｉイオン人
をイオン注入し、活性領域１２を形成する。つづいて、
前記基板１１上に厚さ４０００〜５０００人のＡｎから
なるゲート電極１３を形成する（第２図（ａ）図示）。
をイオン注入し、活性領域１２を形成する。つづいて、
前記基板１１上に厚さ４０００〜５０００人のＡｎから
なるゲート電極１３を形成する（第２図（ａ）図示）。
次いで、全面に厚さ２０００〜６０００人（７）Ｉｌｌ
化膜１４をＣＶＤ法により形成する（第２図（ｂ）図示
）。しかる後、この酸化膜１４を反応性イオンエツチン
グ（ＲＩＥ）により前記ゲート電極１４の側壁のみに残
す（第２図＜Ｃ＞図示）。更に、全面にオーミック電極
となるＡｕ Ｇｅ ／Ｎｉ層１５を蒸着した後、フォト
レジスト１６を被覆する（第２図（ｄ）図示）。なお、
このフォトレジスト１６は、ゲート電極１３上では薄く
、フィールド領域上では厚くなる。ひきつづき、前記フ
ォトレジスト１６をＲＩＥによりエツチングし、ゲート
電極１３周辺のＡｕＧｅ／Ｎｉ層１５のみを層比５せる
（第２図（ｅ）図示）。この後、ゲート電極１３周辺の
露出するＡｕＧｅ／Ｎ！層１５をイオンミーリングによ
り除去し、更にフォトレジスト１６を除去してアロイを
形成する（第２図（ｆ）図示）。この手法によりゲート
電極１３とオーミックコンタクトがセルファラインとな
り、ＭＥＳＦＥＴのＧｌが高くなって高速動作が可能と
なる。しかしながら、前述したＭＥＳＦＥＴの製造方法
によれば、フォトレジスト１６を堆積後、フォトレジス
ト１６をエッチバックし、更にゲート′Ｒ極１３の周辺
上のＡｕ Ｇｅ ／Ｎｉ層１５を除去するという工程に
、ＲＩＥ、イオンミーリングなどを用いているため、そ
のプロセス制御が非常に回能で均一性が得られない。
化膜１４をＣＶＤ法により形成する（第２図（ｂ）図示
）。しかる後、この酸化膜１４を反応性イオンエツチン
グ（ＲＩＥ）により前記ゲート電極１４の側壁のみに残
す（第２図＜Ｃ＞図示）。更に、全面にオーミック電極
となるＡｕ Ｇｅ ／Ｎｉ層１５を蒸着した後、フォト
レジスト１６を被覆する（第２図（ｄ）図示）。なお、
このフォトレジスト１６は、ゲート電極１３上では薄く
、フィールド領域上では厚くなる。ひきつづき、前記フ
ォトレジスト１６をＲＩＥによりエツチングし、ゲート
電極１３周辺のＡｕＧｅ／Ｎｉ層１５のみを層比５せる
（第２図（ｅ）図示）。この後、ゲート電極１３周辺の
露出するＡｕＧｅ／Ｎ！層１５をイオンミーリングによ
り除去し、更にフォトレジスト１６を除去してアロイを
形成する（第２図（ｆ）図示）。この手法によりゲート
電極１３とオーミックコンタクトがセルファラインとな
り、ＭＥＳＦＥＴのＧｌが高くなって高速動作が可能と
なる。しかしながら、前述したＭＥＳＦＥＴの製造方法
によれば、フォトレジスト１６を堆積後、フォトレジス
ト１６をエッチバックし、更にゲート′Ｒ極１３の周辺
上のＡｕ Ｇｅ ／Ｎｉ層１５を除去するという工程に
、ＲＩＥ、イオンミーリングなどを用いているため、そ
のプロセス制御が非常に回能で均一性が得られない。
本発明は上記事情に鑑みてなされたもので、オーミック
ｌｆｆ１をセルファラインにて簡単に形成できるととも
に、Ｇｇを高くして高速動作が可能な半導体装置の製造
方法を提供することを目的とする。
ｌｆｆ１をセルファラインにて簡単に形成できるととも
に、Ｇｇを高くして高速動作が可能な半導体装置の製造
方法を提供することを目的とする。
（発明の概要）
本発明は、不純物領域とのオーミック電極をゲート電極
よりも低い位置に形成し、これにより前記目的を達成す
ることを図ったことを骨子とするものである。具体的に
は、本発明は、表面に不純物領域を有した半導体基板上
に高融点金属層を形成する工程と、この高融点金属層上
に第１の絶縁膜を形成する工程と、この絶縁膜及び金属
層をパターニングし絶縁膜パターン及びゲート電極を形
成する工程と、全面に前記絶縁膜と同組成の第２の絶縁
膜を形成する工程と、前記不純物領域に対応する部分に
開口部を有するマスク材を形成する工程と、このマスク
材を用いて第２の絶縁膜を反応性イオンエツチングによ
りエツチング除去して前記絶縁膜パターン及びゲート電
極の側壁に第２の絶縁膜を残存させる工程と、前記開口
部から露出する基板を選択的にエツチング除去する工程
と、全面にオーミック電極材料を堆積しゲート電極より
も低い位置に前記不純物領域とのオーミック電極を形成
する工程と、オーミック電極以外のオーミック電極材料
を除去する工程とを具備することを特徴とするものであ
る。
よりも低い位置に形成し、これにより前記目的を達成す
ることを図ったことを骨子とするものである。具体的に
は、本発明は、表面に不純物領域を有した半導体基板上
に高融点金属層を形成する工程と、この高融点金属層上
に第１の絶縁膜を形成する工程と、この絶縁膜及び金属
層をパターニングし絶縁膜パターン及びゲート電極を形
成する工程と、全面に前記絶縁膜と同組成の第２の絶縁
膜を形成する工程と、前記不純物領域に対応する部分に
開口部を有するマスク材を形成する工程と、このマスク
材を用いて第２の絶縁膜を反応性イオンエツチングによ
りエツチング除去して前記絶縁膜パターン及びゲート電
極の側壁に第２の絶縁膜を残存させる工程と、前記開口
部から露出する基板を選択的にエツチング除去する工程
と、全面にオーミック電極材料を堆積しゲート電極より
も低い位置に前記不純物領域とのオーミック電極を形成
する工程と、オーミック電極以外のオーミック電極材料
を除去する工程とを具備することを特徴とするものであ
る。
以下、本発明をＧａＡｓＭＥＳＦＥＴの製造に適用した
場合について第１図（ａ）〜（ｊ＞を参照して説明する
。
場合について第１図（ａ）〜（ｊ＞を参照して説明する
。
（１）、まず、半絶縁性のＱａ Ａｓ基板２１の表面に
ｎ型不純物を加速電圧４０〜１００ＫｅＶ、ドーズ量１
．０〜５． ＯＸ １０’ ２ＣｊＩ４の条件で基板２
１にイオン注入した後、７００〜９００℃の温度で１５
分間アニールを行ないＮ型の活性チャネル領１＜不純物
領域）２２を形成した。つづイテ、全面にＷＳｉ 、Ｗ
Ｎ、ＷＡｆｆｉ、Ｔｉ、７ｉ３ｉなどの高融点金属層２
３を形成した（第１図（ａ）図示）。この際、膜厚はゲ
ート抵抗を考慮して決定されるが、１０００〜５０００
人の間が適当である。次いで、前記高融点金属層２３上
にプラズマ法によりシリコン窒化膜（第１の絶縁ｌ１ｌ
）２４を形成した（第１図（ｂ）図示）。しかる後、レ
ジスト２５をマスクとして前記シリコン窒化ｇｌ１２４
、高融点金属Ｍ２３を選択的にエツチング除去し、窒化
膜パターン２６、ゲート電極２７を形成した（第１図（
Ｃ）図示）。更に、レジスト２５を剥離した後、全面に
プラズマ法によりシリコン窒化！１１１２８を形成した
（第１図（ｄ＞図示）。なお、このシリコン窒化ｆｆ２
８の膜厚は十分に大きいものとする。
ｎ型不純物を加速電圧４０〜１００ＫｅＶ、ドーズ量１
．０〜５． ＯＸ １０’ ２ＣｊＩ４の条件で基板２
１にイオン注入した後、７００〜９００℃の温度で１５
分間アニールを行ないＮ型の活性チャネル領１＜不純物
領域）２２を形成した。つづイテ、全面にＷＳｉ 、Ｗ
Ｎ、ＷＡｆｆｉ、Ｔｉ、７ｉ３ｉなどの高融点金属層２
３を形成した（第１図（ａ）図示）。この際、膜厚はゲ
ート抵抗を考慮して決定されるが、１０００〜５０００
人の間が適当である。次いで、前記高融点金属層２３上
にプラズマ法によりシリコン窒化膜（第１の絶縁ｌ１ｌ
）２４を形成した（第１図（ｂ）図示）。しかる後、レ
ジスト２５をマスクとして前記シリコン窒化ｇｌ１２４
、高融点金属Ｍ２３を選択的にエツチング除去し、窒化
膜パターン２６、ゲート電極２７を形成した（第１図（
Ｃ）図示）。更に、レジスト２５を剥離した後、全面に
プラズマ法によりシリコン窒化！１１１２８を形成した
（第１図（ｄ＞図示）。なお、このシリコン窒化ｆｆ２
８の膜厚は十分に大きいものとする。
（２）０次に、このシリコン窒化１１２８上に、前記活
性チャネル領１１２２に対応する部分に開口部２９を有
したマスク材としてのレジスト３ｏを形成した。つづい
て、このレジスト３ｏをマスクとして前記シリコン窒化
膜２８をＲＩＥによりエツチング除去し、基板２１を露
出させた。この際、前記ゲート電極２７及び窒化膜パタ
ーン２６の側壁にシリコン窒化膜パターン（サイドウオ
ール）３１が残存した（第１図（ｅ）図示）５次いで、
前記レジスト３０、窒化膜パターン２６及びサイドウオ
ール３１をマスクとして露出する基板２１をエツチング
した（第１図（ｆ）図示）。この際、基板２１のエツチ
ング部はオーバーハング状態となる。更に、レジスト３
０を剥離した後、全面にオーミックｌｔｔ！材料として
のＡｕ Ｇｅ ／Ｎｉ層３３を蒸着した（第１図（９）
図示）。この後、窒化膜パターン２６及びシリコン窒化
膜２８及びサイドウオール３１を除去することにより、
前記開口部２９以外のＡｕＱｅ／Ｎｉ層３３を除去した
（リフトオフ）。この結果、活性チャネル領域２２上で
ゲート電極２７よりも低い位置にのみＡｕ Ｇｅ ／Ｎ
ｉ ＩＩ （オーミック電極）３３ａ。
性チャネル領１１２２に対応する部分に開口部２９を有
したマスク材としてのレジスト３ｏを形成した。つづい
て、このレジスト３ｏをマスクとして前記シリコン窒化
膜２８をＲＩＥによりエツチング除去し、基板２１を露
出させた。この際、前記ゲート電極２７及び窒化膜パタ
ーン２６の側壁にシリコン窒化膜パターン（サイドウオ
ール）３１が残存した（第１図（ｅ）図示）５次いで、
前記レジスト３０、窒化膜パターン２６及びサイドウオ
ール３１をマスクとして露出する基板２１をエツチング
した（第１図（ｆ）図示）。この際、基板２１のエツチ
ング部はオーバーハング状態となる。更に、レジスト３
０を剥離した後、全面にオーミックｌｔｔ！材料として
のＡｕ Ｇｅ ／Ｎｉ層３３を蒸着した（第１図（９）
図示）。この後、窒化膜パターン２６及びシリコン窒化
膜２８及びサイドウオール３１を除去することにより、
前記開口部２９以外のＡｕＱｅ／Ｎｉ層３３を除去した
（リフトオフ）。この結果、活性チャネル領域２２上で
ゲート電極２７よりも低い位置にのみＡｕ Ｇｅ ／Ｎ
ｉ ＩＩ （オーミック電極）３３ａ。
３３ｂが残存した（第１図（ｈ）図示）。ひきつづき、
第１図（１）に示す如（全面に保護１１３４を形成した
後、前記オーミック！ｗ１３３ａ。
第１図（１）に示す如（全面に保護１１３４を形成した
後、前記オーミック！ｗ１３３ａ。
３３ｂに夫々対応する保護膜３４を選択的に除去してコ
ンタクトホール３５を形成し、更にへ２配線３６を形成
してＧａ Ａｓ ＭＥＳＦＥＴを製造した（第１図（ｊ
）図示ン。
ンタクトホール３５を形成し、更にへ２配線３６を形成
してＧａ Ａｓ ＭＥＳＦＥＴを製造した（第１図（ｊ
）図示ン。
しかして、本発明によれば、Ｇａ Ａｓ Ｉ板２１上に
ゲート電極２７、窒化膜パターン２６を形成し、更に開
口部２９を有したレジスト３０をマスクとしたＲＩＥに
よりサイドウオール３１を窒化膜パターン２６、ゲート
１！極２７の側壁に形成し、ひきつづきサイドウオール
３１などをマスクとした基板２１のエツチング、ＡＵ
Ａｓ ／Ｎｉ １３３の形成、リフトオフの各工程を経
てオーミック電極３３ａ、３３ｔ）をＮ型の活性チャネ
ル領域２２上にのみセルファラインに形成できる。従っ
て、以下に示す効果を有する。
ゲート電極２７、窒化膜パターン２６を形成し、更に開
口部２９を有したレジスト３０をマスクとしたＲＩＥに
よりサイドウオール３１を窒化膜パターン２６、ゲート
１！極２７の側壁に形成し、ひきつづきサイドウオール
３１などをマスクとした基板２１のエツチング、ＡＵ
Ａｓ ／Ｎｉ １３３の形成、リフトオフの各工程を経
てオーミック電極３３ａ、３３ｔ）をＮ型の活性チャネ
ル領域２２上にのみセルファラインに形成できる。従っ
て、以下に示す効果を有する。
■、第３図のＦＥＴに比べ高いＧＩＢを得ることができ
るとともに、ゲート耐圧を保つことができる。また、シ
ョートチャネル効果をも低減できる。
るとともに、ゲート耐圧を保つことができる。また、シ
ョートチャネル効果をも低減できる。
即ち、第３図のＦＥＴでは、ゲート、ソース間の抵抗を
Ｎ＋型型紙抵抗領域２３を形成することにより低減させ
ていた。この場合、この領域の濃度が高くなるとゲート
と低抵抗領域間の耐圧が劣化し、逆に濃度を低くすると
ＧＩＩｌが低下する。また、低抵抗領域を形成する際も
あまり低抵抗に形成できなかったため、ゲート、低抵抗
領域間の抵抗を極限にまで低くすることは不可能である
。更に、低抵抗領域を形成すると、ショートチャネルが
起りやすい。このため、オーミック電極をゲートに限り
無く近かずけることが試みられているが、マスク合せで
行なうため、ゲートとショートする恐れがある。
Ｎ＋型型紙抵抗領域２３を形成することにより低減させ
ていた。この場合、この領域の濃度が高くなるとゲート
と低抵抗領域間の耐圧が劣化し、逆に濃度を低くすると
ＧＩＩｌが低下する。また、低抵抗領域を形成する際も
あまり低抵抗に形成できなかったため、ゲート、低抵抗
領域間の抵抗を極限にまで低くすることは不可能である
。更に、低抵抗領域を形成すると、ショートチャネルが
起りやすい。このため、オーミック電極をゲートに限り
無く近かずけることが試みられているが、マスク合せで
行なうため、ゲートとショートする恐れがある。
■、オーミック電極３３ａ、３３ｂを通常の工程で簡単
に形成できる。
に形成できる。
事実、第３図のＦＥＴに比べ、Ｇｉ＋で１．５倍の増加
を、ショットキーダイオードの逆方向耐圧も従来のそれ
が４〜６■であるのに対し１０Ｖ以上という良好な結果
を得ている。また、ショートチャネル効果もゲート長が
１．０μｍでは顕著に現われなかった。更に、ＰＥＰ工
程を１〜２工程短縮できた。
を、ショットキーダイオードの逆方向耐圧も従来のそれ
が４〜６■であるのに対し１０Ｖ以上という良好な結果
を得ている。また、ショートチャネル効果もゲート長が
１．０μｍでは顕著に現われなかった。更に、ＰＥＰ工
程を１〜２工程短縮できた。
なお、上記実施例では、高融点金属層２３上に第１の絶
縁膜としてのシリコン窒化膜を形成した後、レジストを
マスクとしてこれらをエツチングする場合について説明
したが、これに限定されない。例えば、第４図（ａ＞に
示す如くシリコン窒化１１２４上にこの窒化ｌ！２４と
エツチングレートの異なる被１Ｉ４１を形成した後、同
図（ｂ）に示す如くレジスト２５をマスクとしてこれら
を適宜エツチング行なうことにより被膜パターン４２を
形成してもよい。以下、工程は省略するが、実施例と同
様に考えることにより最柊に第１図（ｊ）のＦＥＴと略
同構造のＦＥＴが得られる。なお、前記被膜としては、
例えばプラズマ法によるシリコン酸化膜や多結晶シリコ
ン膜等が挙げられる。
縁膜としてのシリコン窒化膜を形成した後、レジストを
マスクとしてこれらをエツチングする場合について説明
したが、これに限定されない。例えば、第４図（ａ＞に
示す如くシリコン窒化１１２４上にこの窒化ｌ！２４と
エツチングレートの異なる被１Ｉ４１を形成した後、同
図（ｂ）に示す如くレジスト２５をマスクとしてこれら
を適宜エツチング行なうことにより被膜パターン４２を
形成してもよい。以下、工程は省略するが、実施例と同
様に考えることにより最柊に第１図（ｊ）のＦＥＴと略
同構造のＦＥＴが得られる。なお、前記被膜としては、
例えばプラズマ法によるシリコン酸化膜や多結晶シリコ
ン膜等が挙げられる。
また、上記実施例では、第１図（ｆ）で基板をエツチン
グした後、全面にＡｌｌＧｅ／Ｎｉ層を蒸着したが、こ
れに限らない。例えば、基板をエツチング後、第５図に
示す如くオーミックをとり易くするため露出する基板２
１にｎ型不純物をイオン注入し、アニールしてＮ＋型層
４３．４４を形成してもよい。
グした後、全面にＡｌｌＧｅ／Ｎｉ層を蒸着したが、こ
れに限らない。例えば、基板をエツチング後、第５図に
示す如くオーミックをとり易くするため露出する基板２
１にｎ型不純物をイオン注入し、アニールしてＮ＋型層
４３．４４を形成してもよい。
（発明の効果〕
以上詳述した如く本発明によれば、オーミック電極をセ
ルフ７ラインで簡単に形成できるとともに、Ｇｌを高く
して高速動作が可能な Ｇａ Ａｓ ＭＥＳＦＥＴ等の半導体装置を製造する方
法を提供できるものである。
ルフ７ラインで簡単に形成できるとともに、Ｇｌを高く
して高速動作が可能な Ｇａ Ａｓ ＭＥＳＦＥＴ等の半導体装置を製造する方
法を提供できるものである。
第１図（ａ）〜（ｊ）は本発明の一実施例に係るＧａ
Ａｓ ＭＥＳＦＥＴの製造方法を工程順に示す断面図、
第２図（ａ）〜（ｆ）は従来のＧａ Ａｓ ＭＥＳＦＥ
Ｔの製造方法を工程順に示す断面図、第３図は従来の他
の Ｇａ Ａｓ ＭＥＳＦＥＴの断面図、第４図（ａ）、（
ｂ）は本発明の他の実施例に係る Ｇａ Ａｓ ＭＥＳＦＥＴの製造方法を説明するための
断面図、第５図は本発明に係る更に他のＧａ Ａｓ Ｍ
ＥＳＦＥＴの工程途中の断面図である。 ２１・・・半絶縁性のＧａＡａ基板、２２・・・Ｎ型の
活性チャネル領域、２３・・・高融点金属層、２４．２
８・・・シリコン窒化膜、２５．３０・・・レジスト、
２６・・・窒化膜パターン、２７・・・ゲート電極、２
９・・・開口部、３１・・・シリコン窒化膜パターン（
サイドウオール）、 ３３．３３ａ、３３ ｂ−Ａｕ Ｇｅ ／Ｎ ｉ層、３
４・・・保護層、３５・・・コンタクトホール、３６・
・・金属配線、４１・・・被膜、４２・・・被膜パター
ン、４３．４４・・・Ｎ＋型層。 出願人代理人 弁理士 鈴江武彦 第 １ 図 区 Ｎ で の〜ニ
ー
−―ｌ−橿 図 −− ぐ １）
垣餐
Ａｓ ＭＥＳＦＥＴの製造方法を工程順に示す断面図、
第２図（ａ）〜（ｆ）は従来のＧａ Ａｓ ＭＥＳＦＥ
Ｔの製造方法を工程順に示す断面図、第３図は従来の他
の Ｇａ Ａｓ ＭＥＳＦＥＴの断面図、第４図（ａ）、（
ｂ）は本発明の他の実施例に係る Ｇａ Ａｓ ＭＥＳＦＥＴの製造方法を説明するための
断面図、第５図は本発明に係る更に他のＧａ Ａｓ Ｍ
ＥＳＦＥＴの工程途中の断面図である。 ２１・・・半絶縁性のＧａＡａ基板、２２・・・Ｎ型の
活性チャネル領域、２３・・・高融点金属層、２４．２
８・・・シリコン窒化膜、２５．３０・・・レジスト、
２６・・・窒化膜パターン、２７・・・ゲート電極、２
９・・・開口部、３１・・・シリコン窒化膜パターン（
サイドウオール）、 ３３．３３ａ、３３ ｂ−Ａｕ Ｇｅ ／Ｎ ｉ層、３
４・・・保護層、３５・・・コンタクトホール、３６・
・・金属配線、４１・・・被膜、４２・・・被膜パター
ン、４３．４４・・・Ｎ＋型層。 出願人代理人 弁理士 鈴江武彦 第 １ 図 区 Ｎ で の〜ニ
ー
−―ｌ−橿 図 −− ぐ １）
垣餐
Claims (1)
- 表面に不純物領域を有した半導体基板上に高融点金属層
を形成する工程と、この高融点金属層上に第１の絶縁膜
を形成する工程と、この絶縁膜及び金属層をパターニン
グし絶縁膜パターン及びゲート電極を形成する工程と、
全面に前記絶縁膜と同組成の第２の絶縁膜を形成する工
程と、前記不純物領域に対応する部分に開口部を有する
マスク材を形成する工程と、このマスク材を用いて第２
の絶縁膜を反応性イオンエッチングによりエッチング除
去し前記絶縁膜パターン及びゲート電極の側壁に第２の
絶縁膜を残存させる工程と、前記開口部から露出する基
板を選択的にエッチング除去する工程と、全面にオーミ
ック電極材料を堆積しゲート電極よりも低い位置に前記
不純物領域とのオーミック電極を形成する工程と、オー
ミック電極以外のオーミック電極材料を除去する工程と
を具備する事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3927085A JPS61198785A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3927085A JPS61198785A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198785A true JPS61198785A (ja) | 1986-09-03 |
| JPH0156537B2 JPH0156537B2 (ja) | 1989-11-30 |
Family
ID=12548451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3927085A Granted JPS61198785A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198785A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453579A (en) * | 1987-08-25 | 1989-03-01 | Matsushita Electric Ind Co Ltd | Method of forming microelectrode pattern |
-
1985
- 1985-02-28 JP JP3927085A patent/JPS61198785A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453579A (en) * | 1987-08-25 | 1989-03-01 | Matsushita Electric Ind Co Ltd | Method of forming microelectrode pattern |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0156537B2 (ja) | 1989-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5036017A (en) | Method of making asymmetrical field effect transistor | |
| EP0224614A1 (en) | Process of fabricating a fully self- aligned field effect transistor | |
| JPS59229876A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JP3233207B2 (ja) | 電界効果トランジスタの製造方法 | |
| US4700455A (en) | Method of fabricating Schottky gate-type GaAs field effect transistor | |
| US6617660B2 (en) | Field effect transistor semiconductor and method for manufacturing the same | |
| KR930000603B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPS61198785A (ja) | 半導体装置の製造方法 | |
| JPS58123779A (ja) | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 | |
| JPS61198786A (ja) | 半導体装置の製造方法 | |
| JPH0219622B2 (ja) | ||
| JPS6038883A (ja) | ショットキゲ−ト型ｆｅｔの製造方法 | |
| JPH0439772B2 (ja) | ||
| JPS6190470A (ja) | 化合物半導体装置の製造方法 | |
| JPH0352238A (ja) | 化合物半導体装置の製造方法 | |
| JPH0846146A (ja) | 半導体集積回路の製造方法 | |
| JP2000174259A (ja) | 半導体素子の製造方法 | |
| JPS60234373A (ja) | 半導体装置の製造方法 | |
| JPS6260268A (ja) | 電界効果トランジスタの製造方法 | |
| JPH05109764A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPH10321644A (ja) | 半導体装置の製造方法 | |
| JPH02170439A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH024138B2 (ja) | ||
| JPS6054480A (ja) | ガリウムヒ素ショットキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH03220730A (ja) | 半導体集積回路装置の製造方法 |