KR930000603B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1도 본 발명의 1실시예에 따른 MESFET의 제조공정을 도시해 놓은 공정도.
제2도 및 제3도 본 발명의 다른 실시예에 따른 공정도.
제4도 본 발명을 적용시킨 예의 기본 논리회로도.
제5도 본 발명의 또 다른 실시예에 따른 공정도.
* 도면의 주요부분에 대한 부호의 설명
1,21,31 : GaAs기판 2,5,22,32 : 에피택셜층
10,28,38 : 소오스 또는 드레인층 13 : 에칭부
23,35 : 이온주입층 8,26 : 게이트전극
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 MESFET(Matal Semiconductor field Effect Transistor) 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
여러종류의 MESFET중에서 GaAs MESFET를 고려해 본다면, 그 GaAs MESFET의 채널활성층영역을 원자층레벨로 제어해서 퇴적한 에피택셜 활성층을 이용하도록 된 발명이 이미 본 발명자에 의해 일본국 특허출원 소61-104693호에 제안된 바 있다.
그러나, 상기 기술과 같이 에피택셜 활성층을 이용하도록 된 MESFET에 있어서는 균일성이 양호한 임계전압(Threshold Voltage)을 갖는 MESFET를 만들 수 있는 반면에, 임계전압이 서로 다른 MESFET를 동일 기판에 만들 필요가 있는 집적회로에 대해서는 그러한 기술을 응용하기 곤란하다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 임계전압이 다른 MESFET를 동일 기판에 만들어야 하는 집적회로에 적용시킬 수 있도록 된 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명은, 반절연기판과, 이 반절연기판의 표면에 형성되면서 각각 게이트전극과 소오스/드레인영역 및 챈널활성층을 갖춘 복수의 MESFET를 구비한 반도체장치에 있어서, 상기 챈널활성층의 막두께를 각 MESFET 사이에서 다르게 함으로써 각 MESFET의 임계치전압을 달리한 것을 특징으로 한다.
또한 본 발명은, 원자층레벨로 제어하는 결정성장기술을 이용하여 반절연기판상에 제1에피택셜층을 형성하는 공정과, 원자층레벨로 제어하는 결정성장기술을 이용하여 상기 제1에피택셜층상에 선택적으로 제2에피택셜층을 형성하는 공정 및, 상기 제2에피택셜층이 형성된 상기 제1 및 제2에피택셜층을 챈널활성층으로 하는 제 1 MES FET를 형성함과 더불어 상기 제2에피택셜층이 형성되어있지 않은 영역에 상기 제1에피택셜층을 챈널활성층으로 하는 제2MESFET를 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
또한 본 발명은, 원자층레벨로 제어하는 결정성장기술을 이용하여 반절연기판상에 에피택셜층을 형성하는 공정과, 이 에피택셜층에 선택적으로 오목부를 형성하는 공정 및, 이 오목부가 형성된 영역에 상기 에피택셜층을 챈널활성층으로 하는 제 1 MES FET를 형성함과 더불어 상기 오목부가 형성되어 있지 않은 영역에 상기 에피택셜층을 챈널활성층으로 하는 제2MESFET를 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
또한 본 발명은, 원자층레벨로 제어하는 결정성장기술을 이용하여 반절연기판상에 에피택셜층을 형성하는 공정과, 이 에피택셜층에 선택적으로 이온주입층을 형성하는 공정 및, 이 이온주입층을 챈널활성층으로 하는제1MESFET를 형성함과 더불어 상기 이온주입층이 형성되어 잇지 않은 영역에 상기 에피택셜층을 챈널활성층으로 하는 제2MESFET를 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 원자층레벨로 제어하여 퇴적한 에피택셜 활성층에다가 다시 원자층레벨로 제어하는 결정성장기술을 사용하여 챈널활성층으로 되는 에피택셜층을 추가적으로 적층하거나 또는 원래의 에피택셜층의 일부분을 에칭 제거하여 챈널활성층의 두께를 제어함으로써 반도체 표면에 단차를 주어서 임계전압이 다른 MESFET를 동일 기판에 형성할 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 실시예를 상세히 설명하는 바, 단 이하의 설명에서는 본 발명을 GaAs MESFET에 적용시킨 경우를 예로 들어 설명한다.
GaAs MESFET는 그 챈널활성층의 두께가 100nm 이하로 얇으므로 층두께의 변화는 임계전압(Vth)에 직접적으로 영향을 미치게 된다. 또한, GaAs MESFET가 채용된 디지탈회로에 있어서는 다이나믹 레인지(dynamic range ; 논리진폭)가 작으므로 소자간의 임계전압(Vth)의 오차로서 ±(50~100)mV로 극히 좁은 허용범위가 요구되고 있다. 따라서, 이러한 요구를 제어성이 좋은 상태로 충분히 만족시켜 주기 위해서는 첫째로 그 챈널활성층의 불순물농도 분포 및 층두게를 일정하면서도 균일하게 하는 것이 중요하다.
한편, 분자선 에피택셜법(Molecular Beam Epitaxy ; 이하, MBE라 칭함)이나, 유기금속화합물을 이용하는 분자선 에피택셜법(Metalorganic Molecular Beam Epitaxy ; 이하, MO-MBE라 칭함) 및, 유기금속화합물을 이용하는 화학적 기상성장법(Metalorganic Chemical Vapor Deposition ; 이하, MO-CVD라 칭함)등을 사용하는 최근의 결정성장기술은 원자면이나 분자면을 1매씩 겹쳐놓는 기술로 알려져 있는데, 본 발명에서 원자층레벨로 제어하는 결정기술은 상기한 방법 등을 사용하여 막두께를 수개의 원자층 이내의 단위로 제어할 수 있는 기술로서, 이는 성장속도 측정 등으로 확인할 수 있는 것이다.
제1도는 상기한 결정성장기술을 사용하는 본 발명의 1실시예에 따른 MESFET의 제조공정을 도시해 공정도로서, 우선 비저항이 107[Ωcm]이상인 반절연성 GaAs 기판(1)상에 MBE, MO-MBE 또는 MO-CVD의 결정성장 장치를 이용하여 두께가 100nm 이하은 N형 GaAs 에피택셜층(2)을 원자면을 1매씩 임계전압(Vth)값에 따라 결정되는 것이긴 하지만, 보통 1015~1018atoms/c2의 범위 이내로 설정된다.
이어, 상기 N형 GaAs 에피택셜층(2)상에 다시 상기 결정성장장치 및 결정성장기술을 이용해서 원자층레벨의 에피택셜층(5)을 소정 부분에만 퇴적시키는데, 그 퇴적방법으로는 예컨대 제1도(b)와 같이 에피택셜층(2)상에 SiO2, SiN 또는 SiON 등에 절연막(3)을 퇴적하고, 소정 부분에만 구멍(4)을 형성한 다음에 선택적으로 에피택셜층 (5)을 적층시켜 나가는 선택에피택셜층 형성법을 사용해도 된다. 그리고 그후 절연막 (3)을 전부 제거한다. 이때 적층된 에피택셜층(5)은 두께가 증가되기 때문에 임계전압 (Vth)이 높고 부(-)의 측으로 시프트된 챈널활성층이 형성되게 된다.
또한, GaAs IC의 경우에는 각 MESFET의 소자간 분리공정이 필요하게 되는데, 이는 제1도(c)에 도시된 바와 같이 GaAs 기판(1)을 깊이 0.2~0.5㎛ 정도 에칭 제거하는 공정을 도입하여 분리홈(6)을 설치하면 된다. 또 필요하다면 이 분리홈(6)에 절연물(7)을 매립해도 된다.
이어, 게이트전극으로서 고융점 금속 도는 고융점 금속화합물(8), 예를 들어 텅스텐 실리사이드(WSi) 또는 텅스텐 나이트라이드(WN)를 스퍼터링법이나 CVD 방식 등을 이용하여 피착시킨다[제1도(d)].
그리고, 그 위에 절연막(9)으로서 예컨대 플라즈마 CVD법에 의한 실리콘 질화막이나 CVD법에 의한 실리콘 산화막을 퇴적하고 RIE(Reactive Ion Etching) 기술을 이용하여 게이트전극 가공을 시행한다[제1도(e)]. 이어, 상기 게이트전극(8)을 마스크로 하는 자기정합법으로 소오스/드레인용 N+층(10)을 Si 이온주입에 의해 형성하고, PSG 등의 캡 어닐(cap anneal)이나 비소 분위기중에서의 캡레스 어닐(capless anneal)을 시행하여 N+층(10)을 활성화한다[제1도(f)].
그후, 공지된 방법으로 소오스/드레인으로 되는 N+층(10)과 오믹접촉되는 AuGe 계열의 저항성 금속으 피착하여 소오스전극 및 드레인전극을 형성하고, 배선공정등을 시행해서 GaAs MESFET의 집적회로장치를 완성하게 된다.
제2도는 본 발명의 다른 실시예에 따른 제조공정을 도시해 놓은 공정도로서, 상기한 실시예의 제1도(b)에 나타낸 공정시에 임계전압(Vth)이 다른 MESFET를 만드는 방법으로서 N형 에피택셜층(2)상에 SiO2, SiN 또는 SiON 등의 절연막(11)을 퇴적하고, 소정 부분에 구멍(12)을 뚫어 장소(13)를 에칭 제거하는 방법으로 임계전압(Vth)을 제어하도록 된 것이다. 즉, 본 실시예에서는 임계전압(Vth)이 낮아진, 죽정(+)의 측으로 시프트된 챈널활성층이 형성된다. 그리고, 그후의 공정은 상기한 실시예와 마찬가지로 해서 GaAs MESFET의 집적회로장치를 완성하게 된다.
이상에서 설명한 실시예에 따르면, 종래의 이온주입방식에 의한 챈널층형성에서는 얻어지지 않던 임계전압의 제어성을 얻을 수 있게 된다. 더욱이, 상기 실시예에 의한 에피택셜 활성층을 갖는 MESFET는 챈널활성층내의 불순물농도나 결정두께에 대한 제어성이 우수하기 때문에, MESFET의 특성인 임계전압의 제어성이 양호해짐과 더불어 기판내에서의 균일성도 충분하게 확보된다. 따라서, 보다 큰 집적회로를 수율이 좋고 재현성이 양호하게 실현할 수 있게 된다.
또한, 본 발명을 이용하여, 출력버퍼용 고출력 MESFET로서 상호컨덕턴스가 큰 것을 만들기 위해 임계전압을 변화시킨 MESFET를 탑재하거나, 또는 고집적으로 저소비전력을 실현하기 위해 E형 및 D형 MESFET를 공존시키는 기본로직으로서, 예컨대 DCFL(Direct Coupled FET Logic)을 탑재한 GaAs 집적회로장치를 용이하게 실현할 수 있게 된다.
이하, 제3도를 참조해서 본 발명의 다른 실시예을 설명한다.
본 실시예는 상기 실시예와 마찬가지로 원자층레벨로 결정성장을 제어할 수 있는 MBE, MO-MBE 또는 MO-CVD와 같은 결정성장방법으로 챈널활성층을 형성하는 기술을 기본으로 하고, 특히 그 챈널활성층에 이온을 주입하여 그 챈널활성층을 균일한 농도와 균일한 층두께로 만드는 방법에 관한 것이다.
제3도(a) 내지 제3도(f)는 본 실시예에 따른 GaAs MESFET의 제반 공정을 도시해 놓은 소자 단면도로서, 우선 비저항이 107[Ωcm] 이상인 반절연성 GaAs 기판 (21)상에 MBE, MI-MBE 또는 MO-CVD의 결정성장기술을 이용해서 두께가 1000Å 이하인 N형 GaAs 에피택셜층(22)을 원자면을 1매씩 쌓아 나가는 기술로 형성한다. 이때의 도우너농도는 N형 GaAs 에피택셜층(22)의 두께와 원하는 임계전압(Vth)의 값에 따라 결정되는 것이긴 하지만, 보통 1015~1018atoms/cm2의 범위내로 설정된다 [제3도(a)].
이어, N형 GaAs 에피택셜층(22)의 한쪽이나 N형 GaAs 에피택셜층(22)과 GaAs 기판(21)의 양쪽 모두에 이온을 주입하여 이온주입층(23)을 형성하는데 [제3도(b)], 이때 Si 이온을 주입하게 되면 그 이온주입층(23)의 농도가 높아지면서 임계전압(Vth)이 커지게 되고[부(-)측으로 이동], Zn 이온이나 B 이온을 주입하게 되면 그 Zn 이온이나 B 이온이 이온주입층(23)의 N형을 보상해서 농도가 낮아지면서 임계전압(Vth)이 작아지게 된다. 예를 들어 GaAs의 기본로직인 DCFL을 만들 때에는 우선 제조가 어려운 낮은 농도의 E형 MESFET를 N형 GaAs 에피택셜층(22)에 원자레벨로 제어하고, D형 MESFET 영역에 Si 이온을 이온주입하여 일부 챈널활성층농도를 높게함으로써 임계전압(Vth)을 높게 하면 된다[제3도(b)]. 또 필요하다면 비소 분위기중에서 캡레스 어닐을 시행하여 이온주입층의 활성화를 시행한다.
또한, GaAs IC의 경우에는 각 MESFET의 소자간 분리공정이 필요하게 되는데, 이는 제3도(c)에 나타낸 바와 같이 GaAs 기판(21)을 깊이 0.2~0.5㎛ 정도 에칭 제거하는 공정을 도입하여 분리홈(6)을 설치하면 된다. 또 필요하다면 이 분리홈(234)에 절연물(25)을 매립해도 된다.
그후, 게이트전극으로서 고융점 금속화합물(26), 예컨대 텅스텐 실리사이드 (WSi) 또는 텅스텐 나이트라이드(WN)를 스퍼터나 CVD 방식등으로 피착시키고[제3도(d)], 다시 그 위에 절연막(27), 예컨대 플라즈마 CVD에 의한 실리키노 질화막 또는 CVD에 의한 실리콘 산화막을 퇴적한 후, RIE 기술을 사용하여 게이트전극 가공을 시행한다[제3도(e)].
그리고 상기 게이트전극(26)을 마스크로 하여 자기정합법으로 소오스/드레인용 N+층(28)을 Si 이온주입으로 각각 형성하고, PSG 등의 캡 어닐이나 비소 분위기중의 캡레스 어닐을 시행하여 각 N+층(28)을 활성화한다[제3도(f)].
그후, 공지된 방법을 이용하여 소오스 및 드레인으로 사용되는 N형 고농도층 (28)과 오믹접촉되는 AuGe 계열의 저항성 금속을 피착해서 소오스전극 및 드레인전극을 형성한 다음 배선공정을 시행해서 GaAs MESFET 소자를 완성하게 된다.
상기한 공정에 의해 완성된 2종류의 GaAs MESFET로 제4도에 도시된 바와 같은 DCFL 회로를 구성할 수 있는데, 여기서 참조부호 29가 D형 MESFET이고, 30이 E형 MESFET이다.
제5도(a)~제5도(e)는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 도시해 놓은 공정도로서, 본 실시예에서 N형 GaAs 에피택셜층(32)을 GaAs 반절연성 기판(31)상에 형성하고, 소자분리홈(33)을 형성하는 공정까지는 상기 실시예와 동일하다.
이어서, 연속적으로 제1금속막(34)을 상기 에피택셜층(32)의 표면전역에 두께 1000Å 이하로 피착하는데, 여기서 상기 금속막(34)으로서는 예컨대 텅스텐 실리사이드(WSix) 또는 텅스텐 나이트라이드(WNx)와 같은 고융점 금속계열의 화합물을 이용한다. 이러한 제1금속막934)의 일부분이 후의 공정에서 쇼트키게이트(Schottky gate ) 전극으로 된다. 다음에는 상기 금속막(34)을 통해서 이온을 주입하여 다른 챈널활성층영역(35)을 형성한다[제5도(a)].
한편, MESFET에서는 게이트전극의 시트저항과 게이트전극 용량을 곱한 값에 비례한 신호의 응답지연이 있게 되는데, 이는 예컨대 게이트전극 재료인 WSix 또는 WNx의 비저항이 100~200μΩcm이어서 보다 고속동작이 요구되는 경우에는 상기 지연을 무시할 수 없게 된다. 특히 게이트폭을 크게 하여 대전류를 얻도록 하는 구성으로 하게 되면 게이트전극 용량의 증가와 더불어 그 신호지연도 증대해서 동작속도가 저하되게 된다.
그런데, 본 실시예에서는 다음에 설명하는 공정에 의해 동작속도가 향상되게 된다. 즉, 상기한 공정[제5도(a)]다음에 제2금속막(36)을 1000Å 이상으로 하고, 더욱이 그 위에 절연막(37)으로서, 예컨대 플라즈마 CVD에 의한 실리콘 질화막 또는 CVD에 의한 실리콘 산화막을 퇴적한다. 단, 여기서 상기 제2금속막(36)으로서는 보통 W, Mo, Ti 등의 고융점 금속을 이용하는데, 다음의 게이트가공을 RIE로 형성할 때 제1금속막(34)과의 선택비가 큰 쪽을 선택하는 것이 좋다[제5도(b)].
이어서, RIE를 시행하여 게이트전극(36)위에만 절연막(37)을 남기고 그 다른 부분의 절연막은 에칭 제거한 다음 레지스트를 제거한다. 다음에는 상기 절연막(37)을 마스크로 하고, 또 RIE의 가스를 변화시켜 제2금속막(36)을 게이트가공한다. 그리고, 제5도(c)에 도시된 바와 같이 제2금속막(36)과 절연막(37)으로 이루어진 적층막을 마스크로 이용해서 각 소오스·드레인의 고농도형성영역(38)에 이온을 주입하게 되는데, 이때 상기 소오스·드레인으로 사용될 각 N+형 고농도층(38)은 게이트전극(36)에 대해서 자기정합으로 형성되게 한다. 이는 상호 컨덕턴스(gm)를 증대시키게 됨으로써 고속동작을 도모할 수 있게 된다.
이어, 상기 게이트전극(36)상의 절연막(37)을 제거한 후, 이온주입에 의한 챈널호라성층이나 소오스·드레인용의 각 N+층(38)을 활성화하기 위해, 예컨대 As 이온누설을 방지해 주는 인을 함유한 이산화실리콘막이나, 비소를 포함하는 이산화실리콘막, 인과 비소를 모두 함유하는 이산화실리콘막, 또는 인이나 비소를 포함하지 않는 실리콘 질화막을 보호층(39)으로 하여 금속막상에 다시 겹쳐쌓고 어닐처리, 즉 캡 어닐을 시행한다[제5도(d)].
단, 이상에서 설명한 본 발명에 다른 제조방법에 있어서는 활성화 어닐공정이 위험한 비소가스를 이용하는 캡레스 어닐공정이 아니라 금속막을 보호층으로 하는 캡 어닐공정을 이용한다.
그후, 캡으로 이용되는 이산화실리콘막이나 실리콘 질화막 등의 보호막(39)을 제거하고, 다시 제2금속막(36)을 마스크로 하는 RIE 기술을 시행하여 제1금속막(34)으로 된 게이트를 가공한다[제5도(e)].
그리고, 그 이후는 본 발명에 따른 상기 실시예의 마찬가지로 해서 GaAs MESFET를 완성하게 된다.
상기한 본 실시예에 따르면, 에피택셜 활성층에 만들어진 MESFET는 그 임계전압(Vth)에 대한 제어성이 좋아지게 된고, 또 에피택셜 활성층에 이온을 주입하여 다른 임계전압(Vth)으로 제어하는 방법에 의한 MESFET의 임계전압 제어성도 종래의 이온주입만을 이용한 것보다 양호하게 된다. 이러한 임계전압(Vth)의 높은 제어성에 의해 여러가지의 GaAs 기본로직을 실현할 수 있게 된다.
더욱이 본 실시예에 따르면, 출력버퍼용 고출력 MESFET와 같이 gm(상호 컨덕턴스)이 크고 또 임계전압(Vth)이 낮은[부(-)의 방향으로 큰]것도 용이하게 실현할 수 있는 반면, 고집적도와 저소비전력을 도모하기 위해 E형 MESFET를 함께 사용하는 기본로직회로, 예컨대 DCFL(Direct Couple FET Logic)도 용이하게 실현할 수 있게 되는 바, 이러한 점은 GaAs MESFET에 의한 LSI화의 제조기술로서는 큰 장점으로 작용하게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고 여러가지로 응용하여 실시할 수 있는 바, 예를 들어 챈널활성층으로서 적어도 2가지 이상의 농도를 갖는 챈널활성층을 동일한 반도체기판에 설치할 수도 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 종래의 이온주입방식만에 의한 챈널층형성에서는 얻을 수 없었던 임계전압의 제어성을 얻을 수 있게 되고, 또 챈널활성층내의 불순물농도나 결정두께에 대한 제어성이 우수하여 MESFET의 특성인 임계전압의 제어성이 양호해짐과 더불어, 기판내에서의 균일성도 충분히 확보되는 등의 잇점을 갖춘 반도체장치 및 그 제조방법을 제공할 수 있게 된다.

Claims (7)

  1. 반절연기판(1)과, 이 발절연기판(1)의 표면에 형성되면서 각각 게이트전극(8)과 소오스/드레인영역(10) 및 챈널활성층을 갖춘 복수의 MESFET를 구비한 반도체장치에 있어서, 상기 챈널활성층의 막두께를 각 MESFET 사이에서 다르게 함으로써 각 MESFET의 임계치전압을 달리한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 챈널활성층은 상기 반절연기판의 표면에 형성된 제1에패택셜층(2)을 갖추고, 이 제1에피택셜층(2)상에 선택적으로 제2에피택셜층(5)을 형성하거나 사이 제1에피택셜층(2)의 소정 영역(13)을 일부 제거함으로써 상기 각 MES FET 사이에서 상기 챈널활성층의 막두께를 달리한 것을 특징으로 하는 반도체장치.
  3. 원자층레벨로 제어하는 결정성장기술을 이용하여 반절연기판(1)상에 제1에피택셜층(2)을 형성하는 공정과, 원자층레벨로 제어하는 결정성장기술을 이용하여 상기 제1에피택셜층(2)상에 선택적으로 제2에피택셜층(5)을 형성하는 공정 및, 상기 제2에피택셜층(5)이 형성된 상기 제1 및 제2에피택셜층(2,5)을 챈널활성층으로 하는 제 1 MESFET를 형성함과 더불어 상기 제2에피택셜층(5)이 형성되어 있지 않은 영역에 상기 제1에피택셜층(2)을 챈널활성층으로 하는 제2MESFET를 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  4. 원자층레벨로 제어하는 결정성장기술을 이용하여 반절연기판(1)상에 에피택셜층(2)을 형성하는 공정과, 이 에피택셜층(2)에 선택적으로 오목부(13)를 형성하는 공정 및, 이 오목부(13)가 형성된 영역에 상기 에피택셜층(2)을 챈널활성층으로 하는 제1MESFET를 형성함과 더불어 상기 오목부(13)가 형성되어 있지 않은 영역에 상기 에피택셜층(2)을 챈널활성층으로 하는 제2MESFET를 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  5. 원자층레벨로 제어하는 결정성장기술을 이용하여 반절연기판(21,31)상에 에피택셜층(22,32)을 형성하는 공정과, 이 에피택셜층(22,32)에 선택적으로 이온주입층 (23,35)을 형성하는 공정 및, 이 이온주입층(23,35)을 챈널활성층으로 하는 제1 ME SFET를 형성함과 더불어 상기 이온주입층(23,35)이 형성되어 있지 않은 영역에 상기 에피택셜층(22,32)을 챈널활성층으로 하는 제2MESFET를 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 이온주입층(23,35)은 상기 에피택셜층(22,32)의 도전형과 동일한 도전형의 이온을 주입함으로서 형성되고, 이에 따라 상기 이온주입층 (23, 35)의 불순물농도를 상기 에피택셜층(23,32)의 불순물농도보다 높게 한 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 이온주입층(23,35)은 상기 에피택셜층(22,32)의 도전형과는 다른 도전형의 이온을 주입함으로써 형성되고, 이에 따라 상기 이온주입층 (23 , 35)의 불순물농도를 상기 에피택셜층(22,32)의 불순물농도보다 낮게 한 것을 특징으로 하는 반도체장치의 제조방법.
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