JPH07105473B2 - Ｍｅｓ ｆｅｔの製造方法 - Google Patents
Ｍｅｓ ｆｅｔの製造方法Info
- Publication number
- JPH07105473B2 JPH07105473B2 JP63163968A JP16396888A JPH07105473B2 JP H07105473 B2 JPH07105473 B2 JP H07105473B2 JP 63163968 A JP63163968 A JP 63163968A JP 16396888 A JP16396888 A JP 16396888A JP H07105473 B2 JPH07105473 B2 JP H07105473B2
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- JP
- Japan
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- refractory metal
- layer
- channel active
- active layer
- epitaxial layer
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、MES FETの製造方法に関するもので、特にし
きい値電圧の異なるMES FETを同一の基板上に形成する
集積回路装置に使用されるものである。
きい値電圧の異なるMES FETを同一の基板上に形成する
集積回路装置に使用されるものである。
（従来の技術） 一般にMES FET、たとえばGaAs MES FETのチャネル活
性層は、100nm以下と薄いので層厚の変化はしきい値電
圧のレベルに直接影響する。また、前記MES FETのディ
ジタル回路におけるダイナミックレンジ（論理振幅）は
小さいので、素子間におけるしきい値電圧のバラツキ
は、±50〜±100mVと極めて狭い許容範囲が要求されて
いる。これらの要求を制御性よく満たすためには、第一
にチャネル活性層の不純物濃度の分布及びその層厚を常
に一定で均一にすること、第二にチャネル活性層とゲー
ト電極との界面において、常に安定したショットキーバ
リヤ特性を得ることが重要である。
性層は、100nm以下と薄いので層厚の変化はしきい値電
圧のレベルに直接影響する。また、前記MES FETのディ
ジタル回路におけるダイナミックレンジ（論理振幅）は
小さいので、素子間におけるしきい値電圧のバラツキ
は、±50〜±100mVと極めて狭い許容範囲が要求されて
いる。これらの要求を制御性よく満たすためには、第一
にチャネル活性層の不純物濃度の分布及びその層厚を常
に一定で均一にすること、第二にチャネル活性層とゲー
ト電極との界面において、常に安定したショットキーバ
リヤ特性を得ることが重要である。
従来、これらの要求を満足させる有効な手段としては、
チャネル活性層に原子層レベルで制堆積したエピキシャ
ル活性層を用いれMES FETの製造方法が知られている。
このMES FETの製造方法には、たとえば本出願人による
特願昭61−104693号に記載されたものがある。以下、こ
の製造方法について第２図（ａ），（ｂ）を参照しつつ
説明する。
チャネル活性層に原子層レベルで制堆積したエピキシャ
ル活性層を用いれMES FETの製造方法が知られている。
このMES FETの製造方法には、たとえば本出願人による
特願昭61−104693号に記載されたものがある。以下、こ
の製造方法について第２図（ａ），（ｂ）を参照しつつ
説明する。
まず、（ａ）図に示すように、原子層レベルで制御する
結晶成長技術により、半絶縁性GaAs基板11上に、チャネ
ル活性層となる一導電型のGaAsエピタキシャル層12を形
成する。続いて、前記原子層レベルで制御する結晶成長
技術により、前記エピキタシャル層12の表面全域にわた
って、ショットキーゲート電極となる第１の金属膜13を
積層する。次に、（ｂ）図に示すように、たとえばレジ
スト膜14をマスクにして、高濃度の一導電型不純物を選
択的にイオン注入する。そして、少なくとも前記第１の
金属膜13を前記エピキシャル層12に被着した状態で活性
化アニールを施し、ソース又はドレイン領域としての拡
散層領域15を形成する。
結晶成長技術により、半絶縁性GaAs基板11上に、チャネ
ル活性層となる一導電型のGaAsエピタキシャル層12を形
成する。続いて、前記原子層レベルで制御する結晶成長
技術により、前記エピキタシャル層12の表面全域にわた
って、ショットキーゲート電極となる第１の金属膜13を
積層する。次に、（ｂ）図に示すように、たとえばレジ
スト膜14をマスクにして、高濃度の一導電型不純物を選
択的にイオン注入する。そして、少なくとも前記第１の
金属膜13を前記エピキシャル層12に被着した状態で活性
化アニールを施し、ソース又はドレイン領域としての拡
散層領域15を形成する。
上記して製造方法では、前記チャネル活性層として、た
とえば分子線エピタキシ−（Molecular Beam Epitaxy、
以下MBEという）や有機金属化合物を用いる分子線エピ
タキシャル法（Metalorganic Molecular Beam Epitax
y、以下MO−MBEという）や有機金属化合物を用いる化学
気相成長法（Metalorganic Chemical Vapor Dipositio
n、以下MO−CVDという）などの原子層レベルで制御堆積
したエピキタシャル活性層を用いている。よって、半絶
縁性GaAs基板にイオン注入してチャネル活性層を形成す
る場合の結晶破壊や注入イオンの低活性化率に起因する
電子移動度の低下がほとんどなくなる。チャネリングや
注入されたイオンの複雑な動き等によって生じるチャネ
ル活性層の厚さと不純物濃度分布の不安定性は大幅に改
善される。チャネル活性層の不純物濃度が厚さ方向に均
一あるいは均一に近い分布となることにより、MES FET
の相互コンダクタンスを増大することができ、なお一層
の高速性を引出すことができるなどの利点がある。ま
た、前記分子線エピタキシ−等の方法で形成したチャネ
ル活性層表面に、この方法と同じ技術を用いて、引き続
き超高真空中でショットキーメタルを積み重ねている。
よって、前記チャネル活性層とゲート電極層の界面には
異物質等の汚染物が介在せず、不安定な界面順位も大幅
に減少し、常に安定した特性のショットキーバリヤが得
られる。したがって、常に一定なチャネル活性層が形成
できると共に、素子間のしきい値電圧のバラツキを小さ
く制御できる利点がある。
とえば分子線エピタキシ−（Molecular Beam Epitaxy、
以下MBEという）や有機金属化合物を用いる分子線エピ
タキシャル法（Metalorganic Molecular Beam Epitax
y、以下MO−MBEという）や有機金属化合物を用いる化学
気相成長法（Metalorganic Chemical Vapor Dipositio
n、以下MO−CVDという）などの原子層レベルで制御堆積
したエピキタシャル活性層を用いている。よって、半絶
縁性GaAs基板にイオン注入してチャネル活性層を形成す
る場合の結晶破壊や注入イオンの低活性化率に起因する
電子移動度の低下がほとんどなくなる。チャネリングや
注入されたイオンの複雑な動き等によって生じるチャネ
ル活性層の厚さと不純物濃度分布の不安定性は大幅に改
善される。チャネル活性層の不純物濃度が厚さ方向に均
一あるいは均一に近い分布となることにより、MES FET
の相互コンダクタンスを増大することができ、なお一層
の高速性を引出すことができるなどの利点がある。ま
た、前記分子線エピタキシ−等の方法で形成したチャネ
ル活性層表面に、この方法と同じ技術を用いて、引き続
き超高真空中でショットキーメタルを積み重ねている。
よって、前記チャネル活性層とゲート電極層の界面には
異物質等の汚染物が介在せず、不安定な界面順位も大幅
に減少し、常に安定した特性のショットキーバリヤが得
られる。したがって、常に一定なチャネル活性層が形成
できると共に、素子間のしきい値電圧のバラツキを小さ
く制御できる利点がある。
しかしながら。上述した製造方法ではMES FETのチャネ
ル活性層として、原子層レベルで制御堆積したエピタキ
シャル活性層のみしか利用できなかったため、しきい値
電圧が同一のものしか作れなかった。このため、しきい
値電圧の異なるMES FETを必要とする集積回路装置には
利用することが困難であり、汎用性が低いという欠点が
あった。
ル活性層として、原子層レベルで制御堆積したエピタキ
シャル活性層のみしか利用できなかったため、しきい値
電圧が同一のものしか作れなかった。このため、しきい
値電圧の異なるMES FETを必要とする集積回路装置には
利用することが困難であり、汎用性が低いという欠点が
あった。
（発明が解決しようとする課題） このように、従来のMES FETの製造方法では、しきい値
電圧のバラツキが少ないMES FETが得られる反面、この
MES FETはしきい値電圧が同一のものしか作れなかっ
た。したがって、集積回路装置として利用するには汎用
性が低いという欠点があった。
電圧のバラツキが少ないMES FETが得られる反面、この
MES FETはしきい値電圧が同一のものしか作れなかっ
た。したがって、集積回路装置として利用するには汎用
性が低いという欠点があった。
よって、本発明の目的は、しきい値電圧の異なるMES F
ETを同一基板に作れ、集積回路装置として広範囲に応用
が可能なMES FETの製造方法を提供することである。
ETを同一基板に作れ、集積回路装置として広範囲に応用
が可能なMES FETの製造方法を提供することである。
［発明の構成］ （課題を解決するための手段とその作用） 上記目的を達成するために、本発明のMES FETの製造方
法では、原子層レベルで制御する結晶成長技術により、
半絶縁性基板上ない第１のチャネル活性層となる一導電
型のエピタキシャル層を形成する。続いて、前記原子層
レベルで制御する結晶成長技術により前記エピタキシャ
ル層の表面全域にわたってショットゲート電極となる金
属膜を形成する。その後、前記金属膜を透過して不純物
を選択的にイオン注入し、第２のチャネル活性層を形成
している。
法では、原子層レベルで制御する結晶成長技術により、
半絶縁性基板上ない第１のチャネル活性層となる一導電
型のエピタキシャル層を形成する。続いて、前記原子層
レベルで制御する結晶成長技術により前記エピタキシャ
ル層の表面全域にわたってショットゲート電極となる金
属膜を形成する。その後、前記金属膜を透過して不純物
を選択的にイオン注入し、第２のチャネル活性層を形成
している。
このようなMES FETの製造方法によれば、金属膜を形成
した後、この金属膜を透過して不純物を選択的にイオン
注入している。すなわち、この不純物の濃度やイオン注
入の深さを適当に選ぶことによって、原子層レベルで制
御堆積するエピタキシャル層からなる第１のチャネル活
性層とは別に第２のチャネル活性層を形成できる。した
がって、しきい値電圧の異なるMES FETを同一基板に形
成でき、種々の集積回路装置に適用することができる。
した後、この金属膜を透過して不純物を選択的にイオン
注入している。すなわち、この不純物の濃度やイオン注
入の深さを適当に選ぶことによって、原子層レベルで制
御堆積するエピタキシャル層からなる第１のチャネル活
性層とは別に第２のチャネル活性層を形成できる。した
がって、しきい値電圧の異なるMES FETを同一基板に形
成でき、種々の集積回路装置に適用することができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）〜（ｈ）は、本発明のMES FETの製造工程
を順次示したものである。まず、（ａ）図に示すよう
に、比抵抗が107［Ωcm］以上の半絶縁性GaAs基板１上
にMBE、MO−MBE又はMO−CVDの結晶成長装置を用いて、
厚さ100nm以下のｎ型GaAsエピタキシャル層２を、超高
真空中で原子面を一枚ずつ積み重ねる技術により形成す
る。ドナー濃度は、前記エピキタシャル層２の厚さとし
きい値電圧の目標から決められるが、1015ないし1018at
oms/cm2の範囲内に設定される。次に、（ｂ）図に示す
ように、連続して前記エピタキシャル層２上に前記結晶
成長装置を用いて、厚さ100nm以下の高融点金属又は高
融点金属化合物（たとえばWSi,WN）３を、超高真空中で
原子面を一枚ずつ積み重ねる技術により形成する。この
高融点金属又は高融点金属化合物３は、後工程において
ショットキーゲート電極となる。次に、（ｃ）図に示す
ように、前記高融点金属又は高融点金属化合物３を透過
して、不純物を前記エピタキシャル層２中又は前記エピ
タキシャル層２と前記基板１の両方にまたがって選択的
にイオン注入し、イオン注入層４を形成する。この際、
前記不純物としてSiイオンを打ち込めば濃度は濃くな
り、しきい値電圧は深く、負側へシフトしたチャネル活
性層が形成される。一方、ZnイオンやＢイオンを打ち込
めば、ｎ型を補償して濃度が薄くなり、しきい値電圧は
浅く、正側へシフトしたチャネル活性層が形成される。
その後、前記高融点金属又は高融点金属化合物３をキャ
ップ（保護膜）にして、アルシン（AsH3）又は不活性ガ
ス雰囲気中でアニールを行なう。必要があれば、前記高
融点金属又は高融点金属化合物３とその上を覆ってプラ
ズマCVD法又はCVD法により形成する絶縁膜（たとえばSi
O2、PSC、SiN、SiON）をキャップにしてもよい。次に、
（ｄ）図に示すように、前記高融点金属又は高融点金属
化合物３、前記エピタキシャル層２及び前記基板１を順
次、選択的にエッチングして、深さ200〜500nmの分離溝
５を形成する。その後、必要に応じて前記分離溝５に絶
縁物６を埋め込む。次に、（ｅ）図に示すように、前記
高融点金属又は高融点金属化合物３上に、この高融点金
属又は高融点金属化合物３とは別の高融点金属又は高融
点金属化合物（たとえばMo,TaSi,WN）７をスパッタ法や
CVD法等により堆積形成する。なお、前記高融点金属又
は高融点金沿化合物７は、前記高融点金属又は高融点金
属化合物３に比べてRIEによるエッチング率の大きいも
のを選ぶのが後工程において有利である。たとえば、前
記高融点金属又は高融点金属化合物３にWN、前記高融点
金属又は高融点金属化合物７にMoを組み合わせる。次
に、（ｆ）図に示すように、前記高融点金属又は高融点
金属化合物７上に、プラズマCVD法によるシリコン窒化
膜やCVD法によるシリコン酸化膜などの絶縁膜８を堆積
形成する。そして、前記絶縁膜８を選択的にパターニン
グした後、前記絶縁膜８のパターンをマスクにして、RI
Eにより前記高融点金属又は高融点金属化合物７のみを
エッチングしゲート電極を加工する。次に、（ｇ）図に
示すように、このゲート電極をマスクにして、セルフア
ライメントによりSiイオンをイオン注入する。その後、
プラズマCVD法又はCVD法により、絶縁膜（たとえばSi
O2,PSG,SiN,SiON）９を全面に堆積形成し、この絶縁膜
９をキャップにしてアルシン又は不活性ガス雰囲気中で
アニールを施す。そして、ソース又はドレイン領域とし
ての拡散層領域10を形成する。次に、（ｈ）図に示すよ
うに、前記絶縁膜8,9を除去した後、ゲート電極加工さ
れた前記高融点金属又は高融点金属化合物７をマスク
に、RIEにより前記高融点金属又は高融点金属化合物３
をゲート電極加工し、ゲート電極を仕上げる。次に、図
示しないが、前記ソース又はドレイン領域としての拡散
層領域10にオーミック接触するAuGe系列のオーミックメ
タルを被着し、ソース電極及びドレイ電極を形成し、配
線工程等を施してGaAs MES FETを完成する。
を順次示したものである。まず、（ａ）図に示すよう
に、比抵抗が107［Ωcm］以上の半絶縁性GaAs基板１上
にMBE、MO−MBE又はMO−CVDの結晶成長装置を用いて、
厚さ100nm以下のｎ型GaAsエピタキシャル層２を、超高
真空中で原子面を一枚ずつ積み重ねる技術により形成す
る。ドナー濃度は、前記エピキタシャル層２の厚さとし
きい値電圧の目標から決められるが、1015ないし1018at
oms/cm2の範囲内に設定される。次に、（ｂ）図に示す
ように、連続して前記エピタキシャル層２上に前記結晶
成長装置を用いて、厚さ100nm以下の高融点金属又は高
融点金属化合物（たとえばWSi,WN）３を、超高真空中で
原子面を一枚ずつ積み重ねる技術により形成する。この
高融点金属又は高融点金属化合物３は、後工程において
ショットキーゲート電極となる。次に、（ｃ）図に示す
ように、前記高融点金属又は高融点金属化合物３を透過
して、不純物を前記エピタキシャル層２中又は前記エピ
タキシャル層２と前記基板１の両方にまたがって選択的
にイオン注入し、イオン注入層４を形成する。この際、
前記不純物としてSiイオンを打ち込めば濃度は濃くな
り、しきい値電圧は深く、負側へシフトしたチャネル活
性層が形成される。一方、ZnイオンやＢイオンを打ち込
めば、ｎ型を補償して濃度が薄くなり、しきい値電圧は
浅く、正側へシフトしたチャネル活性層が形成される。
その後、前記高融点金属又は高融点金属化合物３をキャ
ップ（保護膜）にして、アルシン（AsH3）又は不活性ガ
ス雰囲気中でアニールを行なう。必要があれば、前記高
融点金属又は高融点金属化合物３とその上を覆ってプラ
ズマCVD法又はCVD法により形成する絶縁膜（たとえばSi
O2、PSC、SiN、SiON）をキャップにしてもよい。次に、
（ｄ）図に示すように、前記高融点金属又は高融点金属
化合物３、前記エピタキシャル層２及び前記基板１を順
次、選択的にエッチングして、深さ200〜500nmの分離溝
５を形成する。その後、必要に応じて前記分離溝５に絶
縁物６を埋め込む。次に、（ｅ）図に示すように、前記
高融点金属又は高融点金属化合物３上に、この高融点金
属又は高融点金属化合物３とは別の高融点金属又は高融
点金属化合物（たとえばMo,TaSi,WN）７をスパッタ法や
CVD法等により堆積形成する。なお、前記高融点金属又
は高融点金沿化合物７は、前記高融点金属又は高融点金
属化合物３に比べてRIEによるエッチング率の大きいも
のを選ぶのが後工程において有利である。たとえば、前
記高融点金属又は高融点金属化合物３にWN、前記高融点
金属又は高融点金属化合物７にMoを組み合わせる。次
に、（ｆ）図に示すように、前記高融点金属又は高融点
金属化合物７上に、プラズマCVD法によるシリコン窒化
膜やCVD法によるシリコン酸化膜などの絶縁膜８を堆積
形成する。そして、前記絶縁膜８を選択的にパターニン
グした後、前記絶縁膜８のパターンをマスクにして、RI
Eにより前記高融点金属又は高融点金属化合物７のみを
エッチングしゲート電極を加工する。次に、（ｇ）図に
示すように、このゲート電極をマスクにして、セルフア
ライメントによりSiイオンをイオン注入する。その後、
プラズマCVD法又はCVD法により、絶縁膜（たとえばSi
O2,PSG,SiN,SiON）９を全面に堆積形成し、この絶縁膜
９をキャップにしてアルシン又は不活性ガス雰囲気中で
アニールを施す。そして、ソース又はドレイン領域とし
ての拡散層領域10を形成する。次に、（ｈ）図に示すよ
うに、前記絶縁膜8,9を除去した後、ゲート電極加工さ
れた前記高融点金属又は高融点金属化合物７をマスク
に、RIEにより前記高融点金属又は高融点金属化合物３
をゲート電極加工し、ゲート電極を仕上げる。次に、図
示しないが、前記ソース又はドレイン領域としての拡散
層領域10にオーミック接触するAuGe系列のオーミックメ
タルを被着し、ソース電極及びドレイ電極を形成し、配
線工程等を施してGaAs MES FETを完成する。
このような製造方法によれば、金属膜を形成した後、こ
の金属膜を透過して不純物をエピタキシャル層中又は前
記エピタキシャル層と半絶縁性基板にまたがって選択的
にイオン注入している。すなわち、この不純物の濃度や
イオン注入の深さを適当に選ぶことによって、原子層レ
ベルで制御堆積するエピタキシャル層からなる第１のチ
ャネル活性層とは別に第２のチャネル活性層を形成でき
る。したがって、しきい値電圧の異なるMES FETを同一
基板に作ることができ、たとえば相互コンダクタンスの
大きな出力バッファー用の高出力MES FETを形成するこ
どができる。また、上記実施例において、ＥタイプのME
S FETにおける浅くて濃度の薄いチャネル活性層をｎ型
GaAsエピタキシャル層とし、ＤタイプのMES FETにおけ
る深くて濃度の濃いチャネル活性層を、前記エピタキシ
ャル層にSiイオンをイオン注入して得られるイオン注入
層とすれば、高集積で低消費電力を実現するための基本
ロジックであるDCFL（Direct Coupled FET Logic）を形
成でき、集積回路装置を容易に実現することができる。
の金属膜を透過して不純物をエピタキシャル層中又は前
記エピタキシャル層と半絶縁性基板にまたがって選択的
にイオン注入している。すなわち、この不純物の濃度や
イオン注入の深さを適当に選ぶことによって、原子層レ
ベルで制御堆積するエピタキシャル層からなる第１のチ
ャネル活性層とは別に第２のチャネル活性層を形成でき
る。したがって、しきい値電圧の異なるMES FETを同一
基板に作ることができ、たとえば相互コンダクタンスの
大きな出力バッファー用の高出力MES FETを形成するこ
どができる。また、上記実施例において、ＥタイプのME
S FETにおける浅くて濃度の薄いチャネル活性層をｎ型
GaAsエピタキシャル層とし、ＤタイプのMES FETにおけ
る深くて濃度の濃いチャネル活性層を、前記エピタキシ
ャル層にSiイオンをイオン注入して得られるイオン注入
層とすれば、高集積で低消費電力を実現するための基本
ロジックであるDCFL（Direct Coupled FET Logic）を形
成でき、集積回路装置を容易に実現することができる。
［発明の効果］ 以上、説明したように本発明によれば次のような効果を
奏する。
奏する。
原子層レベルで制御堆積したエピタキシャル活性層に、
不純物をイオン注入して形成するチャネル活性層は、半
絶縁性GaAs基板にイオン注入して形成するチャネル活性
層に比べて、不純物のドーズ量が少なくてすむため、注
入イオによる種々の悪影響が軽減される。
不純物をイオン注入して形成するチャネル活性層は、半
絶縁性GaAs基板にイオン注入して形成するチャネル活性
層に比べて、不純物のドーズ量が少なくてすむため、注
入イオによる種々の悪影響が軽減される。
チャネル活性層とゲート電極層が、連続して超高真空の
中で形成されるため、安定した特性のショットキーバリ
ヤが得られる。これは、MES FETのしきい値電圧のバラ
ツキを小さく制御できるため、歩留まりや再現性のよい
集積回路を実現するための必須の用件となっている。
中で形成されるため、安定した特性のショットキーバリ
ヤが得られる。これは、MES FETのしきい値電圧のバラ
ツキを小さく制御できるため、歩留まりや再現性のよい
集積回路を実現するための必須の用件となっている。
これらの技術により、しきい値電圧の異なるMES FETを
同一基板に作れ、種々の集積回路装置に応用が可能とな
り、たとえば出力バッファー用の高出力MES FETや基本
ロジックであるDFCLなどを搭載した集積回路装置を提供
できる。
同一基板に作れ、種々の集積回路装置に応用が可能とな
り、たとえば出力バッファー用の高出力MES FETや基本
ロジックであるDFCLなどを搭載した集積回路装置を提供
できる。
第１図は本発明の一実施例に係わるMES FETの製造方法
について説明するための断面図、第２図は従来のMES F
ETの製造方法について説明するための断面図である。 １……半絶縁性GaAs基板、２……ｎ型GaAsエピタキシャ
ル層（第１のチャネル活性層）、３……高融点金属又は
高融点金属化合物、４……イオン注入層（第２のチャネ
ル活性層）。
について説明するための断面図、第２図は従来のMES F
ETの製造方法について説明するための断面図である。 １……半絶縁性GaAs基板、２……ｎ型GaAsエピタキシャ
ル層（第１のチャネル活性層）、３……高融点金属又は
高融点金属化合物、４……イオン注入層（第２のチャネ
ル活性層）。
Claims (1)
- 【請求項１】原子層レベルで制御する結晶成長技術によ
り、半絶縁性基板上に第１のチャネル活性層となる一導
電型のエピタキシャル層を形成する工程と、 前記原子層レベルで制御する結晶成長技術により、前記
エピタキシャル層の表面全域にわたってショットキーゲ
ート電極となる金属膜を形成する工程と、 前記金属膜を透過して不純物を選択的にイオン注入し、
第２のチャネル活性層を形成する工程と、 前記金属膜、前記エピタキシャル層及び前記半絶縁性基
板を選択的にエッチングし、前記第１及び第２のチャネ
ル活性層の間に分離溝を形成する工程と を具備することを特徴とするMES FETの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163968A JPH07105473B2 (ja) | 1988-06-30 | 1988-06-30 | Ｍｅｓ ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163968A JPH07105473B2 (ja) | 1988-06-30 | 1988-06-30 | Ｍｅｓ ｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212927A JPH0212927A (ja) | 1990-01-17 |
| JPH07105473B2 true JPH07105473B2 (ja) | 1995-11-13 |
Family
ID=15784240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163968A Expired - Fee Related JPH07105473B2 (ja) | 1988-06-30 | 1988-06-30 | Ｍｅｓ ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105473B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5143857A (en) * | 1988-11-07 | 1992-09-01 | Triquint Semiconductor, Inc. | Method of fabricating an electronic device with reduced susceptiblity to backgating effects |
| JP2647200B2 (ja) * | 1989-06-29 | 1997-08-27 | シャープ株式会社 | 化合物半導体増幅装置 |
| JP2516284B2 (ja) * | 1991-04-04 | 1996-07-24 | 花王株式会社 | ２剤式毛髪処理剤組成物及び毛髪処理方法 |
| JP3348568B2 (ja) * | 1994-12-13 | 2002-11-20 | トヨタ自動車株式会社 | 燃料蒸発ガス排出防止装置 |
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1988
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