JP2614490B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明はヘテロ接合界面の２次元電子ガスを利用した
ヘテロ接合電界効果トランジスタに関する。
ヘテロ接合電界効果トランジスタに関する。
（ロ） 従来の技術 半導体結晶基板上に、基板結晶より禁止帯幅の大きい
半導体の結晶を積層したヘテロ接合電界効果トランジス
タ（以下、ヘテロ接合FETという）は、ある条件下でヘ
テロ接合界面に２次元電子ガスを形成することが知られ
ている。超高速半導体装置として最近注目を集めている
高電子移動トランジスタ（HEMT）も前記ヘテロ接合界面
の２次元電子ガスを利用した装置である（例えば、JAPA
NESE JOURNAL OF APPLIED PHYSICS VOL19 No.5,MAY,198
0 pp.L225−L227「A New Field−Effect Tran sistor w
ith Selectively Doped GaAs/n−AlxGa1−x As、Hetero
junctions」参照）。
半導体の結晶を積層したヘテロ接合電界効果トランジス
タ（以下、ヘテロ接合FETという）は、ある条件下でヘ
テロ接合界面に２次元電子ガスを形成することが知られ
ている。超高速半導体装置として最近注目を集めている
高電子移動トランジスタ（HEMT）も前記ヘテロ接合界面
の２次元電子ガスを利用した装置である（例えば、JAPA
NESE JOURNAL OF APPLIED PHYSICS VOL19 No.5,MAY,198
0 pp.L225−L227「A New Field−Effect Tran sistor w
ith Selectively Doped GaAs/n−AlxGa1−x As、Hetero
junctions」参照）。
第４図はAlGaAs−GaAsヘテロ接合を用いた従来のHEMT
の模式的断面構造図であり、同図により以下にその製造
方法を説明する。
の模式的断面構造図であり、同図により以下にその製造
方法を説明する。
まず、半絶縁性GaAs基板（21）上に分子線エピタキシ
（MBE）技術または有機金属エピタキシ（OMVPE）技術に
より、Ｐ型のノンドープGaAa層（22）を１μｍの厚さま
で成長させ、該ノンドープGaAs層（22）上にノンドープ
AlxGa1−xAs層（23）を０〜60Åの厚さまで成長させ、
次に該ノンドープAlxGa1−xAs層（23）上にSiドープAlx
Ga1−xAs層（Si濃度:0.5〜2.0×10-18cm-3）（24）を30
0〜1000Åの厚さまで成長させ、さらに該SiドープAlxGa
1−xAs層（24）上にSiドープGaAs層（Si濃度:0.1〜5.0
×1018cm-3）（25）を200〜2000Åの厚さまで成長させ
る。ここで、ｘはAlxGa1−xAs中のAlAsの組成を示す数
値であり、略0.3である。
（MBE）技術または有機金属エピタキシ（OMVPE）技術に
より、Ｐ型のノンドープGaAa層（22）を１μｍの厚さま
で成長させ、該ノンドープGaAs層（22）上にノンドープ
AlxGa1−xAs層（23）を０〜60Åの厚さまで成長させ、
次に該ノンドープAlxGa1−xAs層（23）上にSiドープAlx
Ga1−xAs層（Si濃度:0.5〜2.0×10-18cm-3）（24）を30
0〜1000Åの厚さまで成長させ、さらに該SiドープAlxGa
1−xAs層（24）上にSiドープGaAs層（Si濃度:0.1〜5.0
×1018cm-3）（25）を200〜2000Åの厚さまで成長させ
る。ここで、ｘはAlxGa1−xAs中のAlAsの組成を示す数
値であり、略0.3である。
その後、このようにして形成されたヘテロエピタキシ
ヤル基板上にAu・Ge/Ni等からなるオーミツク金属を蒸
着し、リフトオフ法によりソース電極形成部およびドレ
イン電極形成部に該金属を残し、合金化を行つてオーミ
ツク領域をSiドープGaAs層（25）、SiドープAlxGa1−xA
s層（24）、ノンドープAlxGa1−xAs層（23）、およびノ
ンドープGaAs層（22）内に貫通させてソース電極（2
6）、ドレイン電極（27）を形成する。
ヤル基板上にAu・Ge/Ni等からなるオーミツク金属を蒸
着し、リフトオフ法によりソース電極形成部およびドレ
イン電極形成部に該金属を残し、合金化を行つてオーミ
ツク領域をSiドープGaAs層（25）、SiドープAlxGa1−xA
s層（24）、ノンドープAlxGa1−xAs層（23）、およびノ
ンドープGaAs層（22）内に貫通させてソース電極（2
6）、ドレイン電極（27）を形成する。
前記ソース電極（26）とドレイン電極（27）間のSiド
ープGaAs層（25）を除去し、リセス部（28）を形成し、
このリセス部（28）上にゲート電極（29）を形成する。
このゲート電極（29）はAlまたはTi−Pt−Au等をソース
電極（26）とドレイン電極（27）の間にリフトオフ法に
より選択的に被着することにより形成される。
ープGaAs層（25）を除去し、リセス部（28）を形成し、
このリセス部（28）上にゲート電極（29）を形成する。
このゲート電極（29）はAlまたはTi−Pt−Au等をソース
電極（26）とドレイン電極（27）の間にリフトオフ法に
より選択的に被着することにより形成される。
上述した如き製造方法により作成されたHEMTにおいて
は、ノンドープAlxGa1−xAs層（23）とノンドープGaAs
層（22）とのヘテロ接合界面の該層（22）側に２次元電
子ガスチヤンネル（30）が形成される。SiドープAlxGa1
−xAs層（24）がゲート電極（29）のシヨツトキバリア
Φｍ及びノードープGaAs層（22）とノンドープAlxGa1−
xAs層（23）の電子親和力の差による伝導帯エネルギー
差△Ecにより空乏化し、正にイオン化した不純物によ
り、ノンドープAlxGa1−xAs層（23）とノンドープGaAs
層（22）とのヘテロ接合界面に負電荷を持つ電子が誘起
され、該２次元電子ガスチヤンネル（30）が形成され
る。
は、ノンドープAlxGa1−xAs層（23）とノンドープGaAs
層（22）とのヘテロ接合界面の該層（22）側に２次元電
子ガスチヤンネル（30）が形成される。SiドープAlxGa1
−xAs層（24）がゲート電極（29）のシヨツトキバリア
Φｍ及びノードープGaAs層（22）とノンドープAlxGa1−
xAs層（23）の電子親和力の差による伝導帯エネルギー
差△Ecにより空乏化し、正にイオン化した不純物によ
り、ノンドープAlxGa1−xAs層（23）とノンドープGaAs
層（22）とのヘテロ接合界面に負電荷を持つ電子が誘起
され、該２次元電子ガスチヤンネル（30）が形成され
る。
第５図は従来のHEMTのゲート電極（29）−SiドープAl
xGa1−xAs層（24）−ノンドープAlxGa1−xAs層（23）−
ノンドープGaAs層（22）に亘る伝導帯エネルギ図であ
る。図中B1領域はSiドープAlxGa1−xAs層（24）に、B2
領域はノンドープAlxGa1−xAs層（23）に、B3領域は２
次元電子ガスチヤンネル（30）に、B4領域はノンドープ
GaAs層（22）に夫々対応しており、禁止帯幅はB1及びB2
領域が略1.80eV、B3およびB4領域が1.43eVである。ま
た、B2領域とB3領域との界面すなわちAlxGa1−xAs層（2
3）とGaAs層（22）とのヘテロ接合界面の伝導帯エネル
ギ差は略0.32eVである。該ヘテロ接合界面ではAlxGa1−
xAs層（23）とGaAs層（22）とがいずれもノンドープで
あり、しかもSiドープAlxGa1−xAs層（24）のイオン化
した不純物と分離されるためイオン化不純物が極めて少
なく、ソース電極（26）とドレイン電極（27）との間に
電圧を印加すると電子はイオンによる散乱が少ないため
高速で動作する。なお、誘起される２次元電子ガス濃度
nsは約５〜20×1011cm-2である。
xGa1−xAs層（24）−ノンドープAlxGa1−xAs層（23）−
ノンドープGaAs層（22）に亘る伝導帯エネルギ図であ
る。図中B1領域はSiドープAlxGa1−xAs層（24）に、B2
領域はノンドープAlxGa1−xAs層（23）に、B3領域は２
次元電子ガスチヤンネル（30）に、B4領域はノンドープ
GaAs層（22）に夫々対応しており、禁止帯幅はB1及びB2
領域が略1.80eV、B3およびB4領域が1.43eVである。ま
た、B2領域とB3領域との界面すなわちAlxGa1−xAs層（2
3）とGaAs層（22）とのヘテロ接合界面の伝導帯エネル
ギ差は略0.32eVである。該ヘテロ接合界面ではAlxGa1−
xAs層（23）とGaAs層（22）とがいずれもノンドープで
あり、しかもSiドープAlxGa1−xAs層（24）のイオン化
した不純物と分離されるためイオン化不純物が極めて少
なく、ソース電極（26）とドレイン電極（27）との間に
電圧を印加すると電子はイオンによる散乱が少ないため
高速で動作する。なお、誘起される２次元電子ガス濃度
nsは約５〜20×1011cm-2である。
ゲート電極（29）の電界効果により二次元電子ガスチ
ヤンネル（30）を通過する電子を制御することにより、
第４図に示す装置はHEMTとしてトランジスタ動作を行な
う。
ヤンネル（30）を通過する電子を制御することにより、
第４図に示す装置はHEMTとしてトランジスタ動作を行な
う。
なお、SiドープAlxGa1−xAs層（24）表面は非常に活
性で、表面酸化や不純物吸着等が生じ不安定になり易
く、良好なオーミツク電極形成が困難なので、Siドープ
GaAs層（25）を設けている。
性で、表面酸化や不純物吸着等が生じ不安定になり易
く、良好なオーミツク電極形成が困難なので、Siドープ
GaAs層（25）を設けている。
（ハ） 発明が解決しようとする課題 ノンドープGaAs層（22）はMBE技術またはOMVPE技術に
おける成長条件によりｎ型、ｐ型のどちらにもなり得
る。また、ノンドープGaAS層（22）に代えて微量ドーピ
ングされたGaAs層でもよく、該GaAs層は、成長後のドー
ピングによりｎ型、ｐ型のどちらにもなり得る。
おける成長条件によりｎ型、ｐ型のどちらにもなり得
る。また、ノンドープGaAS層（22）に代えて微量ドーピ
ングされたGaAs層でもよく、該GaAs層は、成長後のドー
ピングによりｎ型、ｐ型のどちらにもなり得る。
結晶の質はＰ型よりｎ型の方が良い傾向にあり、ｎ型
のGaAs層は、4000〜6000cm2V-1sec-1の電子移動度を得
ることができるのに対し、Ｐ型のGaAs層は、1000〜5000
cm2V-1sec-1の電子移動度を得ることしかできない。ま
た、成長条件（As圧を調整する）によりＰ型のノンドー
プGaAs層（22）を得る場合（Asの量を少くして成長す
る）、空格子などの結晶欠陥が導入されることが知られ
ている。
のGaAs層は、4000〜6000cm2V-1sec-1の電子移動度を得
ることができるのに対し、Ｐ型のGaAs層は、1000〜5000
cm2V-1sec-1の電子移動度を得ることしかできない。ま
た、成長条件（As圧を調整する）によりＰ型のノンドー
プGaAs層（22）を得る場合（Asの量を少くして成長す
る）、空格子などの結晶欠陥が導入されることが知られ
ている。
一方、ｎ型のGaAs層中には電子が存在し、２次元電子
ガスチヤンネル（30）の特性が損なわれ（チヤンネルが
３次元化するため）、さらに、ピンチオフもし難くなり
トランジスタ特性が劣化する。このことは、GaAs層とし
てｎ型を用いた場合の該GaAs層の伝導体エネルギ図が第
５図の破線の如くなることからも明らかである。
ガスチヤンネル（30）の特性が損なわれ（チヤンネルが
３次元化するため）、さらに、ピンチオフもし難くなり
トランジスタ特性が劣化する。このことは、GaAs層とし
てｎ型を用いた場合の該GaAs層の伝導体エネルギ図が第
５図の破線の如くなることからも明らかである。
通常HEMTではｎ型を用いた場合の問題を回避するため
にGaAs層としてＰ型を用いている。
にGaAs層としてＰ型を用いている。
従つて、GaAs層としてＰ型を用いた場合の問題は解決
されずに残されている。
されずに残されている。
本発明は上述の事情に鑑み為されたものであり、２次
元電子ガスチヤンネルの高電子移動度を保証し、かつ、
トランジスタ特性の劣化のないヘテロ接合電界効果トラ
ンジスタを提供せんとするものである。
元電子ガスチヤンネルの高電子移動度を保証し、かつ、
トランジスタ特性の劣化のないヘテロ接合電界効果トラ
ンジスタを提供せんとするものである。
（ニ） 課題を解決するための手段 本発明は、半絶縁性結晶基板と、この半絶縁性結晶基
板上に設けられたＰ型の第１の半導体チヤンネル層と、
この第１の半導体チヤンネル層上に設けられたｎ型の第
２の半導体チヤンネル層と、この第２の半導体チヤンネ
ル層上に設けられた電子供給層と、この電子供給層上に
設けられた入力電極及び出力電極と、前記入力電極と前
記出力電極の間に設けられた制御電極と、を備えて成る
ことを特徴とするヘテロ接合電界効果トランジスタであ
る。
板上に設けられたＰ型の第１の半導体チヤンネル層と、
この第１の半導体チヤンネル層上に設けられたｎ型の第
２の半導体チヤンネル層と、この第２の半導体チヤンネ
ル層上に設けられた電子供給層と、この電子供給層上に
設けられた入力電極及び出力電極と、前記入力電極と前
記出力電極の間に設けられた制御電極と、を備えて成る
ことを特徴とするヘテロ接合電界効果トランジスタであ
る。
（ホ） 作用 本発明によれば、ｎ型の第２の半導体チヤンネル層に
２次元電子ガスチヤンネルが形成されるため、該２次元
電子ガスチヤンネルの高電子移動度が保証される。さら
に、ｎ型の第２の半導体チヤンネル層下のＰ型の第１の
半導体チヤンネル層により、チヤンネルの３次元化が防
止され、ピンチオフが保証される。
２次元電子ガスチヤンネルが形成されるため、該２次元
電子ガスチヤンネルの高電子移動度が保証される。さら
に、ｎ型の第２の半導体チヤンネル層下のＰ型の第１の
半導体チヤンネル層により、チヤンネルの３次元化が防
止され、ピンチオフが保証される。
（ヘ） 実 施 例 第１図は本発明に係るヘテロ接合を用いたHEMTの模式
的断面構造図であり、同図により以下にその製造方法を
説明する。
的断面構造図であり、同図により以下にその製造方法を
説明する。
まず、半絶縁性GaAs基板（半絶縁性結晶基板）（１）
上に分子線エピタキシ（MBE）技術によりＰ型のノンド
ープGaAs層（第１の半導体チヤンネル層）（2a）を9000
Åの厚さまで成長させ、さらに該ノンドープGaAs層（2
a）上にｎ型のノンドープGaAs層（第２の半導体チヤン
ネル層）（2b）を1000Åの厚さまで成長させ、続いて該
ノンドープGaAs層（2b）上にノンドープAlxGa1−xAs層
（３）を20Åの厚さまで成長させる。このノンドープAl
xGa1−xAs層（３）とノンドープGaAs層（2b）とのヘテ
ロ接合界面の該層（2b）側に２次元電子チヤンネル（1
0）が形成される。
上に分子線エピタキシ（MBE）技術によりＰ型のノンド
ープGaAs層（第１の半導体チヤンネル層）（2a）を9000
Åの厚さまで成長させ、さらに該ノンドープGaAs層（2
a）上にｎ型のノンドープGaAs層（第２の半導体チヤン
ネル層）（2b）を1000Åの厚さまで成長させ、続いて該
ノンドープGaAs層（2b）上にノンドープAlxGa1−xAs層
（３）を20Åの厚さまで成長させる。このノンドープAl
xGa1−xAs層（３）とノンドープGaAs層（2b）とのヘテ
ロ接合界面の該層（2b）側に２次元電子チヤンネル（1
0）が形成される。
尚、MBE技術では簡単にAs圧を低くしてＰ型、As圧を
高くしてｎ型のノンドープGaAs層を得ることができる。
高くしてｎ型のノンドープGaAs層を得ることができる。
次に該ノンドープAlxGa1−xAs層（３）上にSiドープA
lxGa1−xAs層（電子供給層）（Si濃度:0.5〜2.0×1018c
m-3）（４）を300〜1000Åの厚さまで成長させ、さらに
該SiドープAlxGa1−xAs層（４）上にSiドープGaAs層（S
i濃度:0.1〜5.0×1018cm-3）（５）を200〜2000Åの厚
さまで成長させる。ここで、ｘはAlxGa1−xAs中のAlAs
の組成示す数値であり、略0.3である。
lxGa1−xAs層（電子供給層）（Si濃度:0.5〜2.0×1018c
m-3）（４）を300〜1000Åの厚さまで成長させ、さらに
該SiドープAlxGa1−xAs層（４）上にSiドープGaAs層（S
i濃度:0.1〜5.0×1018cm-3）（５）を200〜2000Åの厚
さまで成長させる。ここで、ｘはAlxGa1−xAs中のAlAs
の組成示す数値であり、略0.3である。
その後、このようにして形成されたヘテロエピタキシ
ヤル基板上にAu・Ge/Ni等からなるオーミツク金属を蒸
着し、リフトオフ法によりソース電極形成部およびドレ
イン電極形成部に該金属を残し、合金化を行つてオーミ
ツク領域をSiドープGaAs層（５）、SiドープAlxGa1−xA
s層（４）、ノンドープAlxGa1−xAs層（３）、およびノ
ンドープGaAs層（2a）（2b）内に貫通させてソース電極
（入力電極）（６）、ドレイン電極（出力電極）（７）
を形成する。
ヤル基板上にAu・Ge/Ni等からなるオーミツク金属を蒸
着し、リフトオフ法によりソース電極形成部およびドレ
イン電極形成部に該金属を残し、合金化を行つてオーミ
ツク領域をSiドープGaAs層（５）、SiドープAlxGa1−xA
s層（４）、ノンドープAlxGa1−xAs層（３）、およびノ
ンドープGaAs層（2a）（2b）内に貫通させてソース電極
（入力電極）（６）、ドレイン電極（出力電極）（７）
を形成する。
前記ソース電極（６）とドレイン電極（７）間のSiド
ープGaAs層（５）を除去し、リセス部（８）を形成し、
このリセス部（８）上にゲート電極（制御電極）（９）
を形成する。このゲート電極（９）はAlまたはTi−Pt−
Au等をソース電極（６）とドレイン電極（７）の間にリ
フトオフ法により選択的に被着することにより形成され
る。
ープGaAs層（５）を除去し、リセス部（８）を形成し、
このリセス部（８）上にゲート電極（制御電極）（９）
を形成する。このゲート電極（９）はAlまたはTi−Pt−
Au等をソース電極（６）とドレイン電極（７）の間にリ
フトオフ法により選択的に被着することにより形成され
る。
上述した如き製造方法により作成されたHEMTにおいて
は、ノンドープAlxGa1−xAs層（３）とノンドープGaAs
層（2b）とのヘテロ接合界面の該層（2b）側に２次元電
子ガスチヤンネル（10）が形成される。SiドープAlxGa1
−xAs層（４）がゲート電極（９）のシヨツトキバリア
Φｍ及びノンドープGaAs層（2b）とノンドープAlxGa1−
xAs層（３）の電子親和力の差による伝導帯エネルギー
差△Ecにより空乏化し、正にイオン化した不純物によ
り、ノンドープAlxGa1−xAs層（３）とノンドープGaAs
層（2b）とのヘテロ接合界面に負電荷を持つ電子が誘起
され、該２次元電子ガスチヤンネル（10）が形成され
る。
は、ノンドープAlxGa1−xAs層（３）とノンドープGaAs
層（2b）とのヘテロ接合界面の該層（2b）側に２次元電
子ガスチヤンネル（10）が形成される。SiドープAlxGa1
−xAs層（４）がゲート電極（９）のシヨツトキバリア
Φｍ及びノンドープGaAs層（2b）とノンドープAlxGa1−
xAs層（３）の電子親和力の差による伝導帯エネルギー
差△Ecにより空乏化し、正にイオン化した不純物によ
り、ノンドープAlxGa1−xAs層（３）とノンドープGaAs
層（2b）とのヘテロ接合界面に負電荷を持つ電子が誘起
され、該２次元電子ガスチヤンネル（10）が形成され
る。
第３図はこのHEMTのゲート電極（９）−SiドープAlxG
a1−xAs層（４）−ノンドープAlxGa1−xAs層（３）−ノ
ンドープGaAs層（2b）−ノンドープGaAs層（2a）に亘る
伝導帯エネルギ図である。図中A1領域はSiドープAlxGa1
−xAs層（４）に、A2領域はノンドープAlxGa1−xAs層
（３）に、A3領域は２次元電子ガスチヤンネル（10）
に、A4領域はノンドープGaAs層（2b）に、A5領域はノン
ドープGaAs層（2a）に夫々対応しており、禁止帯幅はA1
及びA2領域が略1.80eV、A3、A4及びA5領域が1.43eVであ
る。また、A2領域とA3領域との界面すなわちAlxGa1−xA
s層（３）とノンドープGaAs層（2b）とのヘテロ接合界
面の伝導帯エネルギ差は略0.32eVである。該ヘテロ接合
界面ではAlxGa1−xAs層（３）とノンドープGaAs層（2
b）とがいずれもノンドープであり、しかもSiドープAlx
Ga1−xAs層（４）のイオン化した不純物と分離されるた
めイオン化不純物が極めて少なく、ソース電極（６）と
ドレイン電極（７）との間に電圧を印加すると電子はイ
オンによる散乱が少ないため高速で動作する。なお、誘
起される２次元電子ガス濃度nsは約５〜20×1011cm-2で
ある。
a1−xAs層（４）−ノンドープAlxGa1−xAs層（３）−ノ
ンドープGaAs層（2b）−ノンドープGaAs層（2a）に亘る
伝導帯エネルギ図である。図中A1領域はSiドープAlxGa1
−xAs層（４）に、A2領域はノンドープAlxGa1−xAs層
（３）に、A3領域は２次元電子ガスチヤンネル（10）
に、A4領域はノンドープGaAs層（2b）に、A5領域はノン
ドープGaAs層（2a）に夫々対応しており、禁止帯幅はA1
及びA2領域が略1.80eV、A3、A4及びA5領域が1.43eVであ
る。また、A2領域とA3領域との界面すなわちAlxGa1−xA
s層（３）とノンドープGaAs層（2b）とのヘテロ接合界
面の伝導帯エネルギ差は略0.32eVである。該ヘテロ接合
界面ではAlxGa1−xAs層（３）とノンドープGaAs層（2
b）とがいずれもノンドープであり、しかもSiドープAlx
Ga1−xAs層（４）のイオン化した不純物と分離されるた
めイオン化不純物が極めて少なく、ソース電極（６）と
ドレイン電極（７）との間に電圧を印加すると電子はイ
オンによる散乱が少ないため高速で動作する。なお、誘
起される２次元電子ガス濃度nsは約５〜20×1011cm-2で
ある。
上述したHEMTでは、２次元電子ガスチヤンネル（10）
はｎ型のノンドープGaAs層（2b）に形成されるので、高
電子移動度（4000〜6000cm2V-1sec-1が保証される。さ
らに、Ｐ型のノンドープGaAs層（2a）によりチヤンネル
の３次元化が防止され、ピンチオフが保証される。
はｎ型のノンドープGaAs層（2b）に形成されるので、高
電子移動度（4000〜6000cm2V-1sec-1が保証される。さ
らに、Ｐ型のノンドープGaAs層（2a）によりチヤンネル
の３次元化が防止され、ピンチオフが保証される。
尚、ノンドープGaAs層（2b）の厚さは1000Å以内が望
ましく、２次元電子ガスチヤンネル（10）の厚さである
100Å以上は必要である。
ましく、２次元電子ガスチヤンネル（10）の厚さである
100Å以上は必要である。
また、上述の実施例では、第１、第２の半導体チヤン
ネル層として、ノンドープGaAs層を用いたが、このノン
ドープGaAs層に代えて、微量ドーピングされたGaAs層を
用いてもよい。Ｐ型の第１の半導体チヤンネル層はBeの
微量ドーピング（〜１×1015cm-3）により形成でき、ｎ
型の第２の半導体チヤンネル層はSiの微量ドーピング
（〜１×1013cm-3）により形成できる。
ネル層として、ノンドープGaAs層を用いたが、このノン
ドープGaAs層に代えて、微量ドーピングされたGaAs層を
用いてもよい。Ｐ型の第１の半導体チヤンネル層はBeの
微量ドーピング（〜１×1015cm-3）により形成でき、ｎ
型の第２の半導体チヤンネル層はSiの微量ドーピング
（〜１×1013cm-3）により形成できる。
一般にドーピングによりＰ型、ｎ型のGaAs層を作製し
た方が結晶性がよく、また、ドーピング量が1016以下で
あれば、上述の実施例と同様の高電子移動度、トランジ
スタ特性を得ることができる。
た方が結晶性がよく、また、ドーピング量が1016以下で
あれば、上述の実施例と同様の高電子移動度、トランジ
スタ特性を得ることができる。
また、第２図に示す如く第１の半導体チヤンネル層
（2a）と第２の半導体チヤンネル層（2b）の間にｉ型の
ノンドープGaAs層（第３の半導体チヤンネル層）（2c）
を設けることにより高電子移動度（5000〜7000cm2V-1se
c-1）を得ることができる。これは、As圧調整によるノ
ンドープGaAs層については、該ノンドープGaAs層よりも
ｉ型のノンドープGaAs層の方が結晶性がよく、また、微
量ドーピングされたGaAs層については不純物の散乱が減
少されることによる。この場合、第１の半導体チヤンネ
ル層（2a）の膜厚を9000Å、第２の半導体チヤンネル層
（2b）の膜厚を500Å、第３の半導体チヤンネル層（2
c）の膜厚を200Åに設定した。
（2a）と第２の半導体チヤンネル層（2b）の間にｉ型の
ノンドープGaAs層（第３の半導体チヤンネル層）（2c）
を設けることにより高電子移動度（5000〜7000cm2V-1se
c-1）を得ることができる。これは、As圧調整によるノ
ンドープGaAs層については、該ノンドープGaAs層よりも
ｉ型のノンドープGaAs層の方が結晶性がよく、また、微
量ドーピングされたGaAs層については不純物の散乱が減
少されることによる。この場合、第１の半導体チヤンネ
ル層（2a）の膜厚を9000Å、第２の半導体チヤンネル層
（2b）の膜厚を500Å、第３の半導体チヤンネル層（2
c）の膜厚を200Åに設定した。
尚、本発明はInGaAs−InAlAsヘテロ接合、InP−InGaA
sヘテロ接合等に使用できることは明らかである。
sヘテロ接合等に使用できることは明らかである。
（ト） 発明の効果 本発明は以上の説明から明らかなように、２次元電子
ガスチヤンネルの高電子移動度が保証され、しかも、ト
ランジスタ特性の劣化が防止される。
ガスチヤンネルの高電子移動度が保証され、しかも、ト
ランジスタ特性の劣化が防止される。
第１図及び第２図は、本発明に係るヘテロ接合FETの模
式的断面図、第３図は、本発明に係るヘテロ接合FETの
伝導帯エネルギ図、第４図は従来のヘテロ接合FETの模
式的断面図、第５図は、従来のヘテロ接合FETの伝導体
エネルギ図である。 （１）……半絶縁性GaAs基板（半絶縁性結晶基板）、
（2a）……第１の半導体チヤンネル層、（2b）……第２
の半導体チヤンネル層、（2c）……第３の半導体チヤン
ネル層、（６）……ソース電極（入力電極）、（７）…
…ドレイン電極（出力電極）、（８）……ゲート電極
（制御電極）。
式的断面図、第３図は、本発明に係るヘテロ接合FETの
伝導帯エネルギ図、第４図は従来のヘテロ接合FETの模
式的断面図、第５図は、従来のヘテロ接合FETの伝導体
エネルギ図である。 （１）……半絶縁性GaAs基板（半絶縁性結晶基板）、
（2a）……第１の半導体チヤンネル層、（2b）……第２
の半導体チヤンネル層、（2c）……第３の半導体チヤン
ネル層、（６）……ソース電極（入力電極）、（７）…
…ドレイン電極（出力電極）、（８）……ゲート電極
（制御電極）。
Claims (2)
- 【請求項１】半絶縁性結晶基板と、この半絶縁性結晶基
板上に設けられたＰ型の第１の半導体チヤンネル層と、
この第１の半導体チヤンネル層上に設けられたｎ型の第
２の半導体チヤンネル層と、この第２の半導体チヤンネ
ル層上に設けられた電子供給層と、この電子供給層上に
設けられた入力電極及び出力電極と、前記入力電極と前
記出力電極の間に設けられた制御電極と、を備えて成る
ことを特徴とするヘテロ接合電界効果トランジスタ。 - 【請求項２】前記第１の半導体チヤンネル層と前記第２
の半導体チヤンネル層の間にｉ型の第３の半導体チヤン
ネル層が設けられていることを特徴とする請求項１記載
のヘテロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12452088A JP2614490B2 (ja) | 1988-05-20 | 1988-05-20 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12452088A JP2614490B2 (ja) | 1988-05-20 | 1988-05-20 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01293574A JPH01293574A (ja) | 1989-11-27 |
| JP2614490B2 true JP2614490B2 (ja) | 1997-05-28 |
Family
ID=14887516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12452088A Expired - Fee Related JP2614490B2 (ja) | 1988-05-20 | 1988-05-20 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614490B2 (ja) |
-
1988
- 1988-05-20 JP JP12452088A patent/JP2614490B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01293574A (ja) | 1989-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |