JP2707436B2 - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

Info

Publication number
JP2707436B2
JP2707436B2 JP22700095A JP22700095A JP2707436B2 JP 2707436 B2 JP2707436 B2 JP 2707436B2 JP 22700095 A JP22700095 A JP 22700095A JP 22700095 A JP22700095 A JP 22700095A JP 2707436 B2 JP2707436 B2 JP 2707436B2
Authority
JP
Japan
Prior art keywords
concentration
insulating film
semiconductor substrate
forming
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP22700095A
Other languages
English (en)
Other versions
JPH08172192A (ja
Inventor
ギ・チョル・キム
Original Assignee
エルジイ・セミコン・カンパニイ・リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジイ・セミコン・カンパニイ・リミテッド filed Critical エルジイ・セミコン・カンパニイ・リミテッド
Publication of JPH08172192A publication Critical patent/JPH08172192A/ja
Application granted granted Critical
Publication of JP2707436B2 publication Critical patent/JP2707436B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は電界効果トランジス
タに係り、特に電界効果トランジスタの製造方法に関す
る。
【0002】
【従来の技術】通常、電界効果トランジスタは電流が供
給されるソース電極及びドレイン電極と、これらの間に
形成されて電流が供給される活性層と、この活性層を電
圧で調整して電流の流れを調整するゲート電極とから構
成される。
【0003】このように一般的な構成を有する金属−半
導体電界効果トランジスタ(MESFET)素子は、下
記の式(1)と(2)により電流と電圧特性が決められ
る。
【数1】 ここで、x:ソース電極からの距離、 y:活性層の表面からの距離、 Id:ドレイン電流、 Z:ゲートの幅、 q:電子電荷量、 v(x):x位置における電子の移動速度、 N(y):y深さにおける電子の不純物濃度、 h(x):活性層内でゲート電圧により電子濃度が欠乏
した深さ、 εs :活性層の誘電率 この際、前記式(2)よりゲート電圧V(h(x))が
印加されたとき電子濃度が欠乏する深さh(x)を求め
てこれを式(1)に代入すると、ドレイン電流値Idが
得られる。
【0004】かかる電流−電圧特性を有する電界効果ト
ランジスタとしては、DFETとEFETがある。ここ
で、前記DFETはゲートに電圧0Vが印加される場
合、電子濃度の欠乏が活性層を完全遮断せずにドレイン
電流が流れる素子をいう。一方、EFETはゲート電圧
が0Vで、活性層が完全遮断され、ドレイン電流が流れ
ない素子をいう。これら素子の重要な差は活性層の深さ
が異なるという点である。特に、EFETの場合は、活
性層の深さが約500Å程度と薄いため、一般的な活性
層成長法で得るのは難しい。
【0005】前記一般的な活性層成長法を従来の技術を
参照して詳細に説明する。図1は従来の電界効果トラン
ジスタの断面構造図である。図1によれば、従来の電界
効果トランジスタは半導体基板1上にメサ形状のバッフ
ァ層2が形成され、このバッファ層2上には活性層3,
4,5が順次積層されている。尚、これら活性層3,
4,5の中央部分に形成されたV溝6の中にゲート電極
7が形成されている。そして、前記高濃度領域である活
性層4,5の上部と両側面の傾斜部からメサ形状のバッ
ファ層にかけてソース電極8とドレイン電極9が形成さ
れている。
【0006】このように構成された従来の電界効果トラ
ンジスタにおける活性層の形成方法を以下説明する。活
性層は化学気相蒸着(CVD)法またはイオン注入法を
用いて形成する。前記CVD法は、高分子化合物(po
lymeric compound)の製造が比較的容
易であり且つ量産可能なMOCVD法が用いられる。
【0007】ここで、MOCVD法は3族元素である有
機金属化合物と5族元素である水素化合物を原料にして
水素をキャリヤ気体として用いて蒸着させる方法をい
う。即ち、前記原料が反応管内の加熱された基板上で熱
分解されながら化学反応が起こり、それによって固体状
態のエピタキシャル結晶層を成長させる方法である。し
かし、前記MOCVD法は高分子化合物の製造が容易で
あり、且つ量産し得るという長所はあるが、蒸着される
エピタキシャル層の厚さが層全体にわたって均一に形成
されないという短所がある。従って、かかるエピタキシ
ャル層成長法を用いてディジタル集積素子を製作する場
合、集積素子の重要な特性であるしきい値電圧が不均一
であるから、全体的な素子製作の歩留まりが低下する。
尚、かかるエピタキシャル層成長に用いられる製造装置
は極めて高いという短所がある。
【0008】一方、イオン注入法は、原子イオンに目標
物の表面を貫いて入る程度のエネルギーをもたせて、そ
れを目標物内に注入させる方法をいう。このイオン注入
法は、ガリウムヒ素(GaAs)半導体では、n型とし
てシリコンを使用し、p型としてバリウム等を使用す
る。尚、イオン注入はエネルギー約30〜500KeV
でガリウムヒ素(GaAs)の表面内に100〜100
0Åの深さまでイオンを注入して活性層を形成する。こ
の際、イオンが注入される深さはイオンのエネルギーの
大きさによって調節されるので、使用目的に適した深さ
を選択することができる。従って、イオン注入法は活性
層の均一度の面では前記MOCVD法よりよく、量産性
の面でも良い特性をもっている。
【0009】
【発明が解決しようとする課題】しかし、イオン注入法
は精巧なイオン注入の調整が必要なのはもちろんのこ
と、製造装置が高価であって生産コストが高くなるとい
う短所がある。最近用いられる素子は薄い活性層を有す
るEFETの製作が要求されている。そのため、前記イ
オン注入エネルギーを小さくしなければならないが、最
小エネルギーの限界があり、適切に対応できなかった。
【0010】一方、活性層を形成する別の方法としては
拡散法がある。この拡散法は化学気相蒸着法又はイオン
注入法に比べて不純物を薄くドープさせることができ
る。この拡散法は不純物のスティープ(Steep)を
高めることにより、Ion/Iof f 電流比を改善すること
ができる。しかしながら、この拡散法は、シリコン半導
体には用いられたが、化合物半導体では殆ど使用されな
かった。なぜなら、化合物半導体は熱に弱い特性をもっ
ているためである。
【0011】本発明はかかる従来の問題点を解決するた
めのものであり、その目的は絶縁膜を用いた熱拡散法で
活性層を形成することにより、不純物のスティープを向
上させてトランジスタの電流特性を改善できるようにし
た電界効果トランジスタの製造方法を提供することにあ
る。さらに、本発明の他の目的は、工程上の生産コスト
を低めることができるようにした電界効果トランジスタ
の製造方法を提供することにある。
【0012】
【課題を解決するための手段】上記目的を達成するため
の本発明による電界効果トランジスタの製造方法は、半
導体基板を用意する工程と、前記半導体基板上に高濃度
絶縁膜を形成する工程と、前記高濃度絶縁膜にコンタク
トホールを形成する工程と、そのコンタクトホールを形
成させた高濃度絶縁膜上にコンタクトホールを埋めるよ
うに低濃度絶縁膜を形成する工程と、熱処理を施してそ
れぞれの絶縁膜から不純物を拡散させ、前記半導体基板
の前記コンタクトホールの部分に低濃度領域を、その両
側に高濃度領域を形成させる工程と、前記半導体基板の
高濃度領域の上側に金属層を形成する工程と、前記低濃
度絶縁膜をエッチングして半導体基板の低濃度領域を露
出させ、そこにゲート電極を形成する工程とを有するこ
とを特徴とする。
【0013】
【発明の実施の形態】本発明による電界効果トランジス
タを添付図面を参照して詳細に説明する。図2は本発明
による電界効果トランジスタの構造断面図である。図に
よれば、本発明による電界効果トランジスタは、メサ形
状の半導体基板11と、この半導体基板11の表面部分
に形成された高濃度領域16,17と、前記半導体基板
11の表面部に形成され、前記高濃度領域16,17の
間に位置する低濃度領域18と、前記メサ形状の半導体
基板11の上部及び側面にわたって形成された金属層2
0,21と、前記低濃度領域18と接触するように前記
半導体基板11に形成されたゲート電極23とから構成
される。
【0014】以下、前記のように構成された本発明によ
る電界効果トランジスタの製造方法を説明する。本発明
による電界効果トランジスタの製造方法は、半導体基板
11上に低濃度領域用のコンタクトホール14を有する
不純物を高濃度に含む高濃度絶縁膜12を形成する工程
と、前記高濃度絶縁膜12上に設けられ、前記低濃度領
域コンタクトホール14に入り込むように、不純物を低
濃度に含む低濃度絶縁膜15を形成する工程と、前記高
濃度絶縁膜12及び低濃度絶縁膜15を熱処理して、基
板に不純物を拡散させて前記半導体基板11の表面部に
高濃度領域16,17と低濃度領域18を形成する工程
と、前記半導体基板11をメサ形状にして、このメサ形
状の半導体基板11の上部及び側面にわたって金属層2
0,21を形成する工程と、前記高濃度絶縁膜12と低
濃度絶縁膜15をエッチバックして前記半導体基板11
上に前記低濃度領域18と接触させるゲート電極23を
形成する工程とを含んでなる。
【0015】前記工程順により製造される電界効果トラ
ンジスタの製造方法を図3,図4を参照してさらに詳細
に説明する。図3,図4は本発明による電界効果トラン
ジスタの製造工程断面図である。図3によれば、先ず図
3(a)に示すように、半導体基板11を準備した後、
この半導体基板11上に高濃度絶縁膜12を形成する。
この高濃度絶縁膜12は基板にソース領域およびドレイ
ン領域を形成させるためのものであり、ソース電極及び
ドレイン電極として用いられる金属層とのオーム接触特
性を向上させるために高い不純物濃度を有するようにす
る。尚、前記高濃度絶縁膜12は酸化膜12aと窒化膜
12bの2重構造に形成することが望ましい。
【0016】その後、図3(b)に示すように、前記2
重構造の高濃度絶縁膜12上に第1感光膜13を塗布す
る。次に、この第1感光膜13の所定部分にゲート領域
を決めた後、これをフォトエッチング工程によりゲート
電極を形成する、前記酸化膜12aと窒化膜12bの部
分を順次エッチングしてコンタクトホール14を形成す
る。
【0017】その後、図3(c)に示すように、前記第
1感光膜13を除去して、前記高濃度絶縁膜12上に前
記コンタクトホール14を埋め込むように低濃度絶縁膜
15を形成する。この前記低濃度絶縁膜15は酸化膜1
5aと窒化膜15bの2重構造に形成することが望まし
い。次に、素子を炉の中に入れて熱処理工程を行う。こ
の際、素子を一定の温度で長時間にわたって熱処理し
て、それぞれの絶縁膜から半導体基板11に不純物を拡
散させてその基板の表面部分に高濃度領域16,17と
低濃度領域18を形成する。
【0018】その後、図3(d)に示すように、基板の
全面に第2感光膜19を塗布してパターニングして、こ
のパターニングした第2感光膜19を用いて低濃度絶縁
膜15及び高濃度絶縁膜12を図示のように両側面が傾
斜するように成形する。その傾斜に連続するように半導
体基板11の上部をエッチングして、半導体基板を素子
を隔離させるメサ形状とする。
【0019】次に、図4(e)に示すように、基板の全
面に金属層を蒸着した後、これをリフトオフ方法により
ソース電極及びドレイン電極として用いられる金属層2
0,21をそれぞれ形成する。
【0020】その後、前記第2感光膜19を除いた後、
基板の全面にさらに第3感光膜22を形成し、図4fに
示すように、低濃度絶縁膜の表面が露出するように、ゲ
ートとなる部分の上側の第3感光膜22を除去する。そ
の露出した低濃度絶縁膜15を半導体基板11の表面が
露出するまでウエットエッチング方法によりエッチング
する。次に、基板の全面に前記露出した半導体基板11
の表面部分を覆う金属層23aを蒸着する。
【0021】その後、図3(g)に示すように、前記金
属層23aはゲート電極として用いられる部分のみを除
いてリフトオフ方法で全て除去し、さらに第3感光膜2
2を除去する。さらに、前記ゲート電極用金属層部分の
周囲に形成された低濃度絶縁膜15と高濃度絶縁膜12
を順次エッチングしてゲート電極23を形成して本発明
による電界効果トランジスタを完成する。
【0022】
【発明の効果】以上説明したように、本発明の製造方法
より得られる電界効果トランジスタは、活性層の形成時
に不純物を含んだ酸化膜と窒化膜を用いた拡散法を用い
ているので、熱分解特性が改善される。よって、従来の
化学気相蒸着法又はイオン注入法に比べて活性層の厚さ
を薄く形成させることができる。従って、本発明による
製造方法は薄い活性層を有するEFET製作に適する。
また、本発明による製造方法は、拡散法を用いて活性層
を形成することにより不純物のスティープを向上させて
トランジスタの電流特性を改善することができる。そし
て、本発明は拡散法を用いた活性層の形成時に先に形成
された絶縁膜を用いるために、工程上の生産コストを低
めることができる。
【図面の簡単な説明】
【図1】 従来の電界効果トランジスタの構造断面図で
ある。
【図2】 本発明による電界効果トランジスタの構造断
面図である。
【図3】 は本発明による図2の電界効果トランジスタ
の製造工程断面図である。
【図4】 は本発明による図2の電界効果トランジスタ
の製造工程断面図である。
【符号の説明】
11…半導体基板、12…高濃度絶縁膜、14…低濃度
領域コンタクトホール、15…低濃度絶縁膜、16,1
7…高濃度領域、18…低濃度領域、20,21…不純
物領域、23…ゲート電極。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板を用意する工程と、 前記半導体基板上に高濃度絶縁膜を形成する工程と、 前記高濃度絶縁膜にコンタクトホールを形成する工程
    と、 そのコンタクトホールを形成させた高濃度絶縁膜上にコ
    ンタクトホールを埋めるように低濃度絶縁膜を形成する
    工程と、 熱処理を施してそれぞれの絶縁膜から不純物を拡散さ
    せ、前記半導体基板の前記コンタクトホールの部分に低
    濃度領域を、その両側に高濃度領域を形成させる工程
    と、 前記半導体基板の高濃度領域の上側に金属層を形成する
    工程と、 前記低濃度絶縁膜をエッチングして半導体基板の低濃度
    領域を露出させ、そこにゲート電極を形成する工程と、
    を有することを特徴とする電界効果トランジスタの製造
    方法。
JP22700095A 1994-08-12 1995-08-14 電界効果トランジスタの製造方法 Expired - Fee Related JP2707436B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019940019948A KR0133451B1 (ko) 1994-08-12 1994-08-12 전계효과트랜지스터 제조방법
KR1994P19948 1994-08-12

Publications (2)

Publication Number Publication Date
JPH08172192A JPH08172192A (ja) 1996-07-02
JP2707436B2 true JP2707436B2 (ja) 1998-01-28

Family

ID=19390289

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22700095A Expired - Fee Related JP2707436B2 (ja) 1994-08-12 1995-08-14 電界効果トランジスタの製造方法

Country Status (2)

Country Link
JP (1) JP2707436B2 (ja)
KR (1) KR0133451B1 (ja)

Also Published As

Publication number Publication date
KR0133451B1 (ko) 1998-04-23
KR960009077A (ko) 1996-03-22
JPH08172192A (ja) 1996-07-02

Similar Documents

Publication Publication Date Title
JP2812832B2 (ja) 半導体多結晶ダイヤモンド電子デバイス及びその製造方法
US4713358A (en) Method of fabricating recessed gate static induction transistors
US4476622A (en) Recessed gate static induction transistor fabrication
US4749441A (en) Semiconductor mushroom structure fabrication
JP2551940B2 (ja) 半導体素子の製造方法
JPS6336147B2 (ja)
JP2925008B2 (ja) 半導体装置の製造方法
US4351099A (en) Method of making FET utilizing shadow masking and diffusion from a doped oxide
USRE32613E (en) Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device
JP2003031808A (ja) 半導体装置およびその製造方法
JPH04305978A (ja) 電力用mos半導体デバイスの製造方法
JPH0369166A (ja) Mos型半導体素子の製造方法
JP2707436B2 (ja) 電界効果トランジスタの製造方法
JPH03101169A (ja) 半導体デバイス作製方法
GB2074374A (en) Method of making field effect transistors
US5888890A (en) Method of manufacturing field effect transistor
JP2541230B2 (ja) 電界効果トランジスタの製造方法
JPS6292327A (ja) 半導体装置及びその製造方法
KR100404169B1 (ko) 반도체소자의제조방법
JPS62204578A (ja) 電界効果トランジスタの製造方法
JP2660252B2 (ja) 化合物半導体装置の製造方法
KR0156187B1 (ko) 반도체소자 및 그 제조방법
JPS6157714B2 (ja)
KR940004258B1 (ko) 소이구조의 반도체 소자 제조방법
JPS60136264A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees