KR0133451B1 - 전계효과트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 전계효과 트랜지스터 제조방법에 관한 것으로, 종래 전계효과 트랜지스터 제조에 있어 활성층을 MOCVD법이나 이온주입법으로 형성하는데 MOCVD방법은 다원계 화합물 제조가 용이하고 다량 생산할 수 있는 장점은 있으나 증착한 에피층의 두께의 균일도 면에서 약하여 이 성장법을 이용하여 디지탈 집적소자(IC)를 제작하는 경우 집적소자의 중요한 특성인 문턱전압의 균일도 면에서 좋지 않아 전체적인 소자제작 수율이 낮아지고 장비가 고가인 단점이 있고, 이온주입법의 경우에는 활성층의 균일도 면에서는 상기 MOCVD법 보다는 좋으며, 양산성에 있어서도 좋은 특성을 갖고 있다. 그러나 정교한 이온주입의 조정이 필요한 장비이므로 고가이여서 생산단가가 좋고, 또한 최근에는 소자에 있어서 활성층이 얇은 EFET(Enhencement Mode Field Effect Transistor)의 제작이 요구되어짐에 따라 이온주입에 있어서 최소 에너지의 한계가 나타나는 문제점이 있었다. 본 발명은 이러한 문제점을 해결하기 위하여 소자의 활성층을 화학기상 층착법이나 이온주입법이 아닌 확산법을 이용하여 형성함으로써 불순물의 급준성을 줄이고, 공정의 생산단가를 낮출 수 있도록 하는 전계효과 트랜지스터를 제공하는 것이다.

Description

전계효과트랜지스터 제조방법

제1도는 종래 전계효과 트랜지스터의 단면구조도.

제2도는 본 발명 전계효과 트랜지스터의 단면구조도.

제3a도 내지 g도는 제2도에 대한 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

11 : 갈륨아세나이드기판 12 : 고농도실리콘포화절연막

13 : 저농도실리콘포화절연막 14 : 불순물고농도영역

15 : 불순물저농도영역 16 : 소오스전극

17 : 드레인전극 18 : 게이트전극

본 발명은 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor : MESFET)제조에 관한 것으로, 특히 활성층을 확산법으로 형성하여 공정상의 생산단가를 낮출 수 있도록 하는 전계효과 트랜지스터 제조방법에 관한 것이다.

제1도는 종래 전계효과 트랜지스터의 단면구조도로서, 이에 도시된 바와 같이 갈륨아세나이드기판(1)위에 버퍼층(2)을 형성하고 그곳까지 메사가 형상되고, 상기 버퍼층(2)위에 저농도영역(3)이 형성되며, 상기 저농도영역(3)에 게이트전극(5)이 형성된다. 상기 게이트전극(5) 양측에 고농도영역(4)이 형성 있고, 상기 고농도영역(4)위와 메사 양측 부분에 소오스전극(6)과 드레인전극(7)이 형성되어 구성되는 것으로, 이와 같이 제조된 종래 전계효과 트랜지스터의 동작층 형성을 설명하면 다음과 같다.

종래의 동작층은 화학기상증착(Chemical Vapor Deposition : CVD)법과 이온주입(Ion Implantation)법을 이용하여 형성한다.

즉, 화학기상증착(CVD)법은 다원계 화합물 제조가 비교적 용이하며 다량 생산할 수 있는 MOCVD(Metal Organic Vapor Deposition)이 이용되고 있다. 이 방법은 3족의 원소로서 유기금속 화합물과 5족 원소의 수소화합물을 원료로 하여 수소를 캐리어(Carrier)기체로 사용한다.

이 원료들이 반응관내에 가열된 기판위에서 열분해 되어 화학반응이 이루어짐에 따라 고체상태의 에피결정층을 성장시키는 방법이다.

한편, 이온주입법은 원자 이온을 목표물의 표면을 뚫고 들어갈 만큼 큰 에너지를 갖게하여 목표물 속으로 넣어 주는 것을 말한다.

갈륨아세나이드(GaAs)반도체에서는 n-type으로 실리콘(Si)을, p-type으로는 베릴륨(Be)등을 이용하여 30~500KeV의 에너지를 갈륨아세나이드(GaAs)표면 밑으로 100~10000Å의 깊이까지 이온을 넣어 주어서 활성층을 형성한다. 주입되는 깊이는 이온의 에너지에 따라 조절되므로 사용 목적에 적합한 깊이를 선택할 수 있다.

그러나, 상기에서 설명한 MOCVD방법은 다원계 화합물 제조가 용이하고 다량 생산할 수 있는 장점은 있으나 증착한 에피층은 두께의 균일도 면에서 약하여 이 성장법을 이용하여 디지탈 집적소자(IC)를 제작하는 경우 집적소자의 중요한 특성인 문턱전압의 균일도 면에서 좋지 않아 전체적인 소자제작 수율이 낮아지고 장비가 고가인 단점이 있다.

또한, 이온주입법의 경우에는 활성층의 균일도 면에서는 상기 MOCVD법 보다는 좋으며, 양산성에 있어서도 좋은 특성을 갖고 있다. 그러나 정교한 이온주입의 조정이 필요한 장비이므로 고가이여서 생산단가가 높고, 또한 최근에는 소자에 있어서 활성층이 얇은 EFET(Enhencement Mode Field Effect Transistor)의 제작이 요구되어짐에 따라 이온주입에 있어서 최소 에너지의 요구되는 한계가 나타나는 문제점이 있었다.

본 발명은 이러한 문제점을 해결하기 위하여 소자의 활성층을 화학기상증착법이나 이온주입법이 아닌 확산법을 이용하여 형성함으로써 불순물분포의 급준성을 높이고, 공정의 생산단가를 낮출 수 있도록 하는 전계효과 트랜지스터를 제공하는 것을 목적으로 한다.

이러한 목적을 수행하도록 본 발명은 소자의 활성층을 확산법으로 형성하는 것으로, 이전에도 실리콘(Si)의 경우 확산법이 이용되었으나 화합물 반도체에 있어서는 열에 약한 특성에 의하여 불순물 확산법의 사용이 거의 되지 않았다.

그러나 본 발명에서는 산화막과 질화막을 이용하여 불순물확산과 열분해 특성을 개선시켜 조자제작을 한다.

소자는 가장 많이 쓰이는 능동소자인 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor : MESFET)소자 제작에 관한 것이다.

제2도는 본 발명 전계효과 트랜지스터의 단면구조도로서, 이에 도시한 바와 같이 메사형태의 갈륨아세나이드기판(11) 내부 상단에 불순물저농도영역(15)이 불순물고농도영역(14) 사이에 형성되고, 상기 불순물고농도영역(14)과 각각 접촉되는 소오스, 드레인영역(16)(17)이 형성되며, 상기 불순물저농도영역(15)의 갈륨아세나이드기판(11)위에 게이트전극(18)이 형성되어 구성된다.

이와 같이 구성되는 본 발명 전계효과 트랜지스터는 전류가 공급되는 전극으로 소오스와 드레인이 있으며, 그 사이에 전류가 공급되는 활성층이 있고, 그 활성층을 전압으로 조정하여 전류가 흐르는 통로를 조정하는 게이트전극으로 구성된다.

이와 같은 일반적인 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor : MESFET)소자의 전류와 전압의 특성은 정량적으로 아래와 같은 수학식 1과 수학식 2로 정해진다.

x : 소오스전극에서부터의 거리.

y : 활성층표면에서 부터의 거리.

Id : 드레인 전류.

z : 게이트의 폭.

q : 전자 전하량.

v(x) : x 위치에서의 전자의 이동속도.

N(y) : y 길이에서의 전자의 불순물 농도.

h(x) : 활성층내에서 게이트 전압에 의하여 전자농도가 결핍된 깊이.

εs: 활성층의 유전율.

이때, 상기 수학식 2로부터 게이트전압 V(h(x))이 인가되었을 때 전자농도가 결핍되는 깊이 h(x)를 구하고, 이를 이용하여 수학식 1에서 드레인전류를 얻을 수 있다.

일반적으로 본 발명과 같은 트랜지스터에 있어서는 DFET(Depletion mode Field Effect Transistor)과 EFET(Enhencement mode Field Effect Transistor)가 있으며, 상기 DFET는 게이트에 전압이 0V 인가되는 경우 전자농도 결핍이 활성층을 완전히 차단하지 못하여 드레인 전류가 흐르는 소자이며, EFET인 경우에는 활성층이 완전히 차단하여 드레인 전류가 안 흐르는 소자이다.

이들 소자들의 중요한 차이는 활성층 깊이의 차이로 결정되며, EFET의 경우는 그 활성층의 깊이가 500Å 정도로 일반적인 활성층 성장법으로는 얻기가 힘들다.

따라서 본 발명은 이러한 EFET의 제작에 유용하게 적용되도록 기판상에 고농도절연막에 형성하는 공정과, 상기 고농도절연막의 게이트부분을 식각해 내는 공정과, 상기 고농도절연막 전면에 저농도절연막을 형성하는 공정과, 상기 고농도 및 저농도절연막을 열처리하여 기판위에 불순물을 확산시켜 불순물고농도영역과 불순물저농도영역을 형성하는 공정과, 상기 기판을 식각하여 메사형태로 만드는 공정과, 상기 메사위의 절연막을 패터닝한 후 소오스, 드레인전극을 각각 형성하는 공정과, 상기의 소자 전면에 감광막을 도포한 후 게이트부위의 감광막을 제거하여 드러난 저농도절연막을 에칭하는 공정과, 상기 절연막이 에칭된 부위에 게이트전극을 형성하는 공정과, 상기 나머지 절연막을 제거하는 공정으로 이루어지도록 구성하는 것으로, 이의 제조방법을 첨부한 제3도를 참고하여 설명하면 다음과 같다.

제3도의 (a) 내지 (g)는 본 발명 전계효과 트랜지스터의 제조공정도로서, 제3도의 (a)에 도시한 바와 같이 갈륨아세나이드기판(11)상에 소오스 및 드레인전극의 오믹특성을 좋게 하기 위해 불순물의 농도를 높게하는 고농도실리콘포화절연막(12)을 형성하는데, 이때 상기 고농도실리콘포화절연막(12)은 산화막(12-1)과 질화막(12-2)의 2중구조로 형성되어 있다.

이와 같이 상기 2중구조의 고농도실리콘포화절연막(12)이 형성되면, 제3도의 (b)와 같이 그 고농도실리콘포화절연막(12)위에 감광막(PR1)을 도포한 후 게이트 영역을 정의한 다음 포토공정을 통하여 게이트영역의 상기 산화막(12-1)과 질화막(12-2)을 식각해 낸다.

그런 다음, 제3도의 (c)에서 보는 바와 같이 상기의 감광막(PR1)을 제거한 후 소자 전면에 저농도실리콘포화절연막(13)을 증착하는데, 상기 저농도실리콘포화절연막(13)은 산화막(13-1) 및 질화막(13-2)의 2중구조로 형성되어 진다.

이와 같이 저농도실리콘포화절연막(13)이 형성되면, 상기의 소자를 열처리하여 불순물을 확산시켜 갈륨아세나이드기판(11)상에 불순물고농도영역(14)과 불순물저농도영역(15)을 형성한다.

이후, 제3도의 (d)와 같이 기판을 식각하여 소자를 격리시키는 메사형태로 만든 다음 감광막(PR2)을 이용하여 메사위의 고농도 및 저농도실리콘포화절연막(12)(13)을 식각하고, 다음으로 제3도의 (e)와 같이 상기의 소자위에 소오스/드레인용 금속을 증착한 다음 리프트-오프(LIFT-OFF)방법으로 소오스, 드레인전극(16)(17)을 각각 형성한다.

그런다음, 제3도의 (f)와 같이 상기 감광막(PR2)을 제거한 다음 상기의 소자 전면에 감광막(PR3)을 형성한 후 게이트부위의 상기 감광막(PR3)을 제거하고, 상기 감광막(PR3) 제거에 의해 노출된 저농도실리콘포화절연막(13)을 습식식각으로 에칭한 다음 소자 전면에 게이트용 금속(18')을 증착한다.

다음 공정으로, 제3도의 (g)와 같이 리프트-오프(LIFT-OFF)방법으로 게이트전극(18)만을 남기고 모든 감광막(PR3)을 제거한 다음 게이트전극(18) 주위에 있는 고농도 및 저농도실리콘포화절연막(12)(13)을 식각하여 본 발명 전계효과 트랜지스터를 완성하게 한다.

이상에서 설명한 바와 같이 본 발명은 확산법으로 고농도 및 불순물저농도영역을 형성함으로써, 화학기상증착법과 이온주기법에 의한 방법보다 보다 얇게 입힐 수 있고, 불순물분포가 급준성 있는 트랜지스터소자를 제작할 수 있으며, 기존에 쓰던 절연막을 사용하여 활성층을 형성할 수 있으므로 종래보다 생산단가가 적게 드는 효과가 있다.

Claims (6)

1. 기판상에 고농도절연막을 형성하는 공정과, 상기 고농도절연막의 게이트부분을 식각해 내는 공정과, 상기 고농도절연막 전면에 저농도절연막을 형성하는 공정과, 상기 고농도 및 저농도절연막을 열처리하여 기판위에 불순물을 확산시켜 고농도영역과 저농도영역을 형성하는 공정과, 상기 기판을 식각하여 메사형태로 만드는 공정과, 상기 메사위에 절연막을 패터닝한 후 소오스, 드레인전극을 각각 형성하는 공정과, 상기의 소자 전면에 감광막을 도포한 후 게이트부위만의 감광막을 제거하여 드러난 저농도절연막을 에칭하는 공정과, 상기 절연막이 에칭된 부위에 게이트전극을 형성하는 공정과, 상기 나머지 절연막을 제거하는 공정으로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
2. 제1항에 있어서, 고농도절연막은 산화막과 질화막의 2중구조인 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
3. 제1항에 있어서, 저농도절연막은 산화막과 질화막의 2중구조인 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
4. 제1항에 있어서, 소오스, 드레인 전극형성은 리프트-오프(LIFT-OFF)법이 사용됨을 특징으로 하는 전계효과 트랜지스터 제조방법.
5. 제1항에 있어서, 게이트전극형성은 리프트-오프(LIFT-OFF)법이 사용됨을 특징으로 하는 전계효과 트랜지스터 제조방법.
6. 제1항에 있어서, 저농도절연막을 제거하는 공정은 습식식각법이 사용됨을 특징으로 하는 전계효과 트랜지스터 제조방법.