CN116884976B - 半导体器件及其制备方法、半导体晶圆 - Google Patents

半导体器件及其制备方法、半导体晶圆 Download PDF

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Abstract

本发明提供一种半导体器件及其制备方法、半导体晶圆。半导体器件具有第一器件区域和第二器件区域，包括第一、二结构层及第一、二组电极结构。第一结构层的材料为金刚石，第一结构层中位于第一器件区域和第二器件区域的两部分电性隔离；位于第二器件区域的第一结构层经过氢终端处理；第二结构层设于第一结构层的第一器件区域上，与第一结构层形成异质结结构；第二结构层的材料为AlN；第一组电极结构包括第一源极、第一栅极及第一漏极，设于第一器件区域并至少部分位于第二结构层背离第一结构层的一侧；第二组电极结构包括第二源极、第二栅极及第二漏极，设于位于第二器件区域的第一结构层之上，并与第一组电极结构位于第一结构层的同侧。

Description

半导体器件及其制备方法、半导体晶圆
技术领域
本发明属于半导体技术领域，尤其涉及一种半导体器件及其制备方法、半导体晶圆。
背景技术
越来越多的电力电子、传感器信号调节和射频通信器件要求在高温度下运行。这些器件需要集成电路，例如具有模拟电路、模数转换器以及嵌入式微控制器和片上存储器的混合信号电路。相关技术中，多采用基于硅半导体的互补金属氧化物半导体(CMOS)技术，形成集有PMOS和NMOS晶体管的CMOS电路来实现不同的逻辑功能，但该类结构在高温(比如高于125℃)下稳定持续运行并不可靠。
发明内容
根据本发明实施例的第一方面，提供一种半导体器件，具有第一器件区域和第二器件区域，包括：
第一结构层，所述第一结构层的材料为金刚石，且所述第一结构层中位于第一器件区域和第二器件区域的两部分电性隔离；其中，位于所述第二器件区域的第一结构层经过氢终端处理；
第二结构层，设于所述第一结构层的第一器件区域上，与位于所述第一器件区域的第一结构层形成异质结结构；其中，所述第二结构层的材料为AlN；
第一组电极结构，包括第一源极、第一栅极及第一漏极，设于所述第一器件区域并至少部分位于所述第二结构层背离所述第一结构层的一侧；
第二组电极结构，包括第二源极、第二栅极及第二漏极，设于位于所述第二器件区域的第一结构层之上，并与所述第一组电极结构位于所述第一结构层的同侧。
在一些实施例中，所述第一漏极与所述第二源极连接，所述第一栅极与所述第二栅极连接。
在一些实施例中，所述第一结构层作为衬底层；或，
所述半导体器件包括衬底，所述衬底位于所述第一结构层背离所述第二结构层的一侧表面。
在一些实施例中，所述第一结构层作为衬底层的，所述第一结构层的厚度为100μm-500μm，所述半导体器件包括衬底的，所述第一结构层的厚度为0.2um-10um；和/或，
所述第二结构层的厚度为2nm-30nm。
在一些实施例中，所述第一结构层作为第一器件区域的沟道层，所述第二结构层作为第一器件区域的势垒层，所述半导体器件包括：
设于所述第一器件区域的帽层，设于所述第二结构层背离所述第一结构层的表面。
在一些实施例中，所述半导体器件未设有帽层的，所述第一源极、所述第一漏极均设于所述第二结构层背离所述第一结构层的表面；或，
所述第一源极的部分位于所述第二结构背离所述第一结构层的表面，另一部分贯穿所述第二结构层而与所述第一结构层的表面接触，所述第一漏极的部分位于所述第二结构背离所述第一结构层的表面，另一部分贯穿所述第二结构层而与所述第一结构层的表面接触；
所述半导体器件设有帽层的，所述第一源极、所述第一漏极均设于所述帽层背离所述第一结构层的表面；或，
所述第一源极的部分位于所述帽层背离所述第一结构层的表面，另一部分贯穿所述帽层与所述第二结构层的表面接触；所述第一漏极的部分位于所述帽层背离所述第一结构层的表面，另一部分贯穿所述帽层与所述第二结构层的表面接触；或，
所述第一源极的部分位于所述帽层背离所述第一结构层的表面，另一部分贯穿所述帽层及第二结构层，而与所述第一结构层的表面接触；所述第一漏极的部分位于所述帽层背离所述第一结构层的表面，另一部分贯穿所述帽层及第二结构层。
在一些实施例中，所述半导体器件未设有帽层的，第一栅极设于所述第二结构层背离所述第一结构层的表面；或，
所述第一栅极的部分位于所述第二结构背离所述第一结构层的表面，另一部分贯穿所述第二结构层的部分厚度；
所述半导体器件设有帽层的，所述第一栅极的部分设于所述帽层背离所述第一结构层的表面，另一部分贯穿所述帽层而与所述第二结构层的表面接触；或
所述第一栅极的一部分设于所述帽层背离所述第一结构层的表面，一部分贯穿所述帽层，另一部分贯穿所述第二结构层的部分深度。
在一些实施例中，所述第一栅极贯穿所述第二结构层的部分深度的，所述第一栅极与所述第二结构层之间的距离为2nm-15nm。
在一些实施例中，所述第一结构层自所述第二结构层露出的部分设有隔离带，用于将所述第一器件区域和所述第二器件区域电性隔离。
在一些实施例中，所述隔离带自所述第二结构层所在侧的表面向内延伸，所述隔离带延伸的深度为2nm-20nm，所述隔离带的宽度为0.1μm-5μm；
所述隔离带采用刻蚀、氧气等离子处理或离子注入的技术形成。
在一些实施例中，所述第一器件区域中所述第一结构层与所述第二结构层的界面处形成二维电子气，所述第一器件区域基于所述二维电子气形成N型晶体管；所述第二器件区域中所述第一结构层的表面处形成二维空穴气，所述第二器件区域基于所述二维空穴气形成P型晶体管；
所述半导体器件为基于第一器件区域的二维电子气形成的N型晶体管和基于第二器件区域的二维空穴气形成的P型晶体管的CMOS器件或集成电路。
根据本发明实施例的第二方面，提供一种半导体晶圆，包括多个阵列排布的芯片，每一芯片集成有多个如上所述的半导体器件。
根据本发明实施例的第三方面，提供一种半导体器件的制备方法，其包括：
形成第一结构层；所述第一结构层的材料为金刚石；
形成第二结构层，所述第二结构层位于所述第一结构层的第一器件区域上，与位于所述第一器件区域的第一结构层形成异质结结构；其中，所述第二结构层的材料为AlN；
对位于第二器件区域的第一结构层进行氢终端处理；
对所述第一结构层中位于第一器件区域和第二器件区域的两部分进行电性隔离；
制作第一组电极结构以及第二组电极结构；其中，所述第一组电极结构包括第一源极、第一栅极及第一漏极，且设于所述第一器件区域并至少部分位于所述第二结构层背离所述第一结构层的一侧；第二组电极结构包括第二源极、第二栅极及第二漏极，且设于位于所述第二器件区域的第一结构层之上，并与所述第一组电极结构位于所述第一结构层的同侧。
在一些实施例中，在制作第一组电极结构以及第二组电极结构之后，所述方法包括：
将所述第一漏极与所述第二源极连接，并将所述第一栅极与所述第二栅极连接。
在一些实施例中，在形成第一结构层之前，所述方法包括：提供衬底；
所述形成第一结构层包括：
在所述衬底之上形成第一结构层。
在一些实施例中，在提供衬底之后，所述方法包括：
对所述衬底表面进行抛光及清洗处理；
所述在所述衬底之上形成第一结构层包括：
在经抛光及清洗处理后的衬底表面形成第一结构层。
在一些实施例中，在形成第二结构层之后，所述方法包括：
在所述第二结构层背离所述第一结构层的表面形成帽层。
在一些实施例中，所述对所述第一结构层中位于第一器件区域和第二器件区域的两部分进行电性隔离，包括：
在所述第一结构层自所述第二结构层露出的部分设有隔离带，所述隔离带用于将所述第一器件区域和所述第二器件区域电性隔离。
在一些实施例中，所述隔离带自所述第二结构层所在侧的表面向内延伸，所述隔离带延伸的深度为2nm-20nm，所述隔离带的宽度为0.1μm-5μm；
所述隔离带采用刻蚀、氧气等离子处理或离子注入的技术形成。
在一些实施例中，所述形成第二结构层2包括：
在所述第一结构层1上形成第二结构材料层；
去除所述第二结构材料层中位于第二器件区域的部分，形成所述第二结构层。
基于上述技术方案，上述半导体器件中，第一结构层采用金刚石，位于第一器件区域的第二结构层采用AlN，使得在第一结构层和第二结构层二者的界面处形成二维电子气；位于第二器件区域的第一结构层经过氢终端处理，在部分第一结构层的表面处形成二维空穴气。金刚石材料具有优良的耐高温性及热导率，使得该半导体器件，相较于采用基于硅半导体的互补金属氧化物半导体(CMOS)技术，形成集有基于二维电子气的N型晶体管(“NMOS”)和基于二维空穴气的P型晶体管(“PMOS”)的集成电路，依此制作的集成电路可以与基于硅半导体的CMOS集成电路具有相同的功能和应用，实现与硅基CMOS电路相同的各种逻辑功能，并且能够更持续稳定地在高温下运行，甚至可在高达350℃以上的高温下持续稳定地运行，且具有更高的输出功率、工作频率及击穿电压。
附图说明
图1为本发明的一实施例提供的一种半导体器件的剖视图；
图2为本发明的一实施例提供的另一种半导体器件的剖视图；
图3为本发明的一实施例提供的又一种半导体器件的剖视图；
图4为本发明的一实施例提供的再一种半导体器件的剖视图；
图5为本发明的一实施例提供的一种异质结结构的能带示意图；
图6为本发明的一实施例提供的一种半导体晶圆的结构示意图；
图7为本发明的一实施例提供的一种半导体器件的制备方法的流程图；
图8至图17为本发明的一实施例提供的一种半导体器件的制备工艺图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。在本发明使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。
本申请提供一种半导体器件及其制备方法、半导体晶圆。半导体器件具有第一器件区域和第二器件区域，包括第一结构层1、第二结构层2、第一组电极结构及第二组电极结构。第一结构层1的材料为金刚石，第一结构层1中位于第一器件区域和第二器件区域的两部分电性隔离；位于第二器件区域的第一结构层1经过氢终端处理。第二结构层2设于第一结构层1的第一器件区域上，与位于第一器件区域的第一结构层1形成异质结结构；第二结构层2的材料为AlN。第一组电极结构包括第一源极、第一栅极及第一漏极，设于第一器件区域并至少部分位于第二结构层2背离第一结构层1的一侧；第二组电极结构包括第二源极、第二栅极及第二漏极，设于位于第二器件区域的第一结构层1之上，并与第一组电极结构位于第一结构层1的同侧。上述半导体器件中，第一结构层1采用金刚石，位于第一器件区域的第二结构层2采用AlN，使得在第一结构层1和第二结构层2二者的界面处形成二维电子气；位于第二器件区域的第一结构层1经过氢终端处理，在部分第一结构层1的表面处形成二维空穴气。并且金刚石材料具有优良的耐高温性及热导率，使得该半导体器件和器件，相较于采用基于硅半导体的互补金属氧化物半导体(CMOS)技术，形成集有基于二维电子气的N型晶体管和基于二维空穴气的P型晶体管的集成电路，能够更持续稳定地在高温下运行，甚至可在高达350℃以上的高温下持续稳定地运行，并且具有更高的输出功率、工作频率及击穿电压。
下面结合图1至图17对所述半导体器件及其制备方法、半导体晶圆进行详细描述。
首先，请结合图1至图5所示，对所述半导体器件进行描述。
图1为本发明的一实施例提供的一种半导体器件100的剖视图。图5为本发明的一实施例提供的一种异质结结构的能带示意图。请参照图1，并在必要时结合图5所示，半导体器件100具有第一器件区域S1和第二器件区域S2。该半导体器件包括第一结构层1、第二结构层2、第一组电极结构及第二组电极结构。
所述第一结构层1的材料为金刚石，且所述第一结构层1中位于第一器件区域S1和第二器件区域S2的两部分电性隔离。第二结构层2设于所述第一结构层1的第一器件区域S1上，与位于所述第一器件区域S1的第一结构层1形成异质结结构。其中，所述第二结构层2的材料为AlN。第一组电极结构包括第一源极71、第一栅极72及第一漏极73，设于所述第一器件区域S1并至少部分位于所述第二结构层2背离所述第一结构层1的一侧。
金刚石具有独特的物理、化学和电性特性，比如金刚石具有极低化学反应性使其可用于高腐蚀性环境。金刚石的室温热导率为10W/cm*K-20W/cm*K，是已知材料中最高的，可达到铜、硅等材料的数倍。金刚石在室温下为电绝缘体，室温下电阻率高达10 16ohm-cm。更进一步地，金刚石还是一种宽禁带半导体材料，其禁带宽度约为5.5eV，并且同时具有高电子迁移率(4500cm 2/V.s)和高空穴迁移率(3800cm2/V·s)。
金刚石可采用高压高温(HPHT)方法形成。比如，该方法所形成的金刚石常为立方体结构、八面体结构及二者的聚形。金刚石还也可以采用化学气相沉积(CVD)法形成，比如等离子体增强型化学气相沉积法(PECVD-Plasma Enhanced Chemical Vapor Deposition)和微波等离子体化学气相沉积法(MPCVD–Microwave Plasma Chemical VaporDeposition)等。
氮化铝(AlN)是新型III-V族半导体材料，在III-V族化合物半导体中具有最大禁带宽度及直接带隙。AlN的禁带宽度约为6.2eV。也具有优良的压电性能，同时氮化铝(AlN)具有热导率高、电阻率高、击穿场强大、介电系数小等优异特性。
本申请中采用金刚石作为第一结构层1。该第一结构层1可以直接作为衬底层。也即第一结构层1可以同时作为衬底层。如上所说，金刚石具有较好的物理、化学性能、机械性能等，金刚石可以直接用作衬底层。如图1所示的半导体器件100中，所述第一结构层1为衬底层，第一器件区域S1中，AlN生长在第一结构层1的表面作为第二结构层2。
该实施例中，在第一器件区域S1，所述第一结构层1作为沟道层，所述第二结构层2作为势垒层。由于金刚石的优异性能，该金刚石材料形成的第一结构层1作为沟道层，由于金刚石材料具有较大的禁带宽度，其击穿电压高，并且金刚石材料导热系数高，可以承受较大的输出功率。
根据上述金刚石以及AlN的优异性能，这里在第一器件区域S1中，金刚石材料形成的第一结构层1作为沟道层，AlN材料形成的第二结构层2作为势垒层，所形成的异质结结构，相对于其它不同结构层形成的异质结结构(比如AlxGa(1-x)N(其中x取值范围为0～1)作为沟道层，AlN作为势垒层所形成的异质结结构等)，在具有较大的禁带宽度的同时，该异质结结构具有更高的电子迁移率、更高的电子浓度、更高的击穿电压，以及更高的热导率。
可以理解的是，该实施例中，在第一器件区域S1，金刚石的第一结构层1可以同时作为衬底层和沟道层，使得半导体器件整体的结构膜层得到简化。该实施例中，所述第一结构层1的厚度为100μm-500μm。所述第二结构层2的厚度为2nm-30nm。所述第一结构层1和所述第二结构层2的具体厚度可以根据具体情况进行设置。
如图5所示，图5中Ec为导带底所处的能级，Ev为价带顶所处的能级，△Ec为AlN材料与金刚石(Diamond)材料由于禁带宽度不同而形成导带底的带阶差，EF为处于平衡态时的费米能级。如图5所示，所述第二结构层2(即AlN)的禁带宽度大于所述第一结构层1(即金刚石)的禁带宽度，第二结构层2与第一结构层1的导带底存在带阶差，带阶差使得导带底能带弯曲，从而使第一器件区域S1中，第一结构层1与第二结构层2的界面处形成二维势阱，二维势阱将电子限制在其中，使得电子在二维势阱形成二维电子气(2DEG，如图5中的阴影区域)。也即本申请实施例提供的位于在第一器件区域S1的异质结结构，即使不对第二结构层2进行离子掺杂，其也能得到较高的二维电子气的面密度，能够很好解决AlN和金刚石材料由于难于掺杂而导致其在半导体器件中应用受限的问题。
如图1所示，该实施例中，所述第一源极71、所述第一漏极73及第一栅极72均设于所述第二结构层2背离所述第一结构层1的表面。
第一源极71和第一漏极73的制作方法可包括涂胶、对准/曝光、显影、金属沉积、金属剥离(或刻蚀)、去胶、清洗、退火等工艺步骤。源极和漏极一般由几种金属的组合通过高温退火形成合金以减小电阻。这些金属包括Ti，Al，Ni,，Pt，Au或其它，可以是一种金属或多种(比如2-6种)金属的组合，通常是通过金属蒸镀或溅射工艺逐层沉淀到氮化铝外延层(即第二结构层2)上。例如，源极和漏极可以由4层金属层组成，分别是Ti，Al，Ti，Au，这4层金属层的厚度范围分别为：2nm-25nm,30nm-300nm,20nm-100nm,50nm-500nm。比如，可以分别选用Ti 25nm，Al 50nm，Ti 100nm，Au 250nm，总厚度为450nm。金属层也可以是其他组合和厚度。退火工艺在RTA(快速热退火炉)中进行，温度一般介于700-900℃，通常为800℃左右。在氩气或氮气环境中进行，时间为30秒-90秒，目的是形成欧姆接触以减小电阻。
第一栅极72通常是通过金属蒸镀或溅射逐层沉淀到第二结构层2的氮化铝上。第一栅极72的制作方法包括涂胶、对准/曝光、显影、金属沉积、金属剥离(刻蚀)、去胶、清洗等工艺步骤，这里不作详细描述。图14所示的结构中，第一栅极72为肖特基，金属电极直接制作在第二结构层2(即势垒层)表面，以与第二结构层2(即势垒层)的氮化铝层形成肖特基接触。第一栅极72层一般选用功函数高的金属，如Pt，Ni，Au，Ti。其功函数分别为5.65eV,5.15eV,5.1eV,4.33eV。金属层可以由一层金属组成，也可以由2-4层金属组成，比如可以选用Pt/Au或Ni/Au，厚度范围相应为10nm-50nm或50nm-250nm。
可以理解的是，在其它一些实施例中，所述第一源极的部分位于所述第二结构背离所述第一结构层的表面，另一部分贯穿所述第二结构层而与所述第一结构层的表面接触，所述第一漏极的部分位于所述第二结构背离所述第一结构层的表面，另一部分贯穿所述第二结构层而与所述第一结构层1的表面接触。
此外，所述第一栅极也可部分位于所述第二结构背离所述第一结构层1的表面，另一部分贯穿所述第二结构层2的部分厚度。所述第一栅极贯穿所述第二结构层的部分深度的，所述第一栅极与所述第二结构层之间的距离为2nm-15nm，以在第二结构层具有能够形成足够二维电子气的同时，提高栅极对二维电子气的控制能力。
还需要说明的是，在另一些实施例中，所述第二结构层中用于设置所述第一源极、第一漏极的区域，还可以进行N型掺杂，形成N型掺杂区域，以进一步降低欧姆接触电阻。
该实施例中，所述第二器件区域S2的第一结构层1经过氢终端处理，也即采用氢终端化技术使得位于所述第二器件区域S2的第一结构层1氢终端化。第二组电极结构包括第二源极74、第二栅极75及第二漏极76，设于位于所述第二器件区域S2的第一结构层1之上，并与所述第一组电极结构位于所述第一结构层1的同侧。该第二源极74、第二漏极76可采用类似上述第一源极71、第一漏极73的制备方式制备。第二栅极75可可采用类似上述第一栅极72的制备方法制得。
这里采用氢终端化技术，对第二器件区域S2的第一结构层1(也即金刚石)进行氢终端化，可以在金刚石表面形成P型半导体。该技术利用了材料之间的电子交换以及利用具有高电子亲和势的表面受主掺杂(例如水分子)等原理，通过在金刚石表面进行氢等离子体处理，可产生较高的二维空穴浓度和迁移率。通过这一机制制作的晶体管被称为氢终端金刚石场效应晶体管(H-Terminated Diamond FETs)。目前有多种氢终端化技术，一般使用H2(氢气)或D2(氘气)中产生的微波等离子体。金刚石氢终端化的工艺中，可调整的参数是气压、微波功率和时间，例如，压力范围50-300Torr，微波功率1-10kW，时间1-20min。制作步骤也可以分布进行，例如，先在低压和低功率条件下进行，然后在高压高功率条件下进行。通过优化工艺参数，可以获得高二维空穴浓度和高空穴率的金刚石表面。
经过所述第二器件区域S2的第一结构层1经过氢终端处理后，在其表面处形成的二维空穴气，并具有较高的二维空穴气浓度及迁移率。
请继续参照图1所示，该第二器件区域S2中，第一结构层1的表面还可设有至少位于第二栅极75和第一结构层1之间的栅介质层3。
该栅介质层3的材料，可以为如Al2O3，SiO2,MoO3，WO3，ZrO2，AlN，TiOx，HfO2，LaAlO3和Ta2O5等中的一种或多种。该栅介质层3可采用原子层沉积、金属有机化学气相沉积或磁控溅射技术等形成。
这些氧化物将电子从金刚石中拉出形成二维空穴气。
请继续参照图1所示，在一些实施例中，所述第一漏极73与所述第二源极74连接，所述第一栅极72与所述第二栅极75连接，形成基于二维电子气的N型晶体管和基于二维空穴气的P型晶体管的集成电路。
请继续参照图1所示，在一些实施例中，所述第一结构层1自所述第二结构层2露出的部分设有隔离带101。该隔离带101用于将所述第一器件区域S1和所述第二器件区域S2电性隔离。
在一些实施例中，所述隔离带101自所述第二结构层2所在侧的表面向内延伸，所述隔离带101延伸的深度h为2nm-20nm。所述隔离带101的宽度w为0.1μm-5μm。
该隔离带101可采用刻蚀、氧气等离子处理或离子注入等技术形成。
基于半导体器件100的上述描述，其第一器件区域S1基于所述二维电子气形成N型晶体管，该第一器件区域S1形成的N型晶体管类似NMOS晶体管，第二器件区域S2基于所述二维空穴气形成P型晶体管，该第二器件区域S2整体形成的P型晶体管类似PMOS晶体管。该半导体器件100整体形成基于第一器件区域的二维电子气形成的N型晶体管和基于第二器件区域的二维空穴气形成的P型晶体管的CMOS器件或集成电路，可用于制作CMOS集成电路的一个逻辑电路单元。
图2为本发明的一实施例提供的另一种半导体器件200的剖视图。请参照图2所示，相较于上述图1所示的半导体器件100，该半导体器件200除了包括第一结构层1、第二结构层2、第一组电极结构、第二组电极结构等结构外，还包括位于第一器件区域S1的帽层4，用以保护第二结构层2。帽层4设于(也即生长于)所述第二结构层2背离所述第一结构层1的表面。
可以理解的是，该帽层4可以覆盖所述第二结构层2背离所述第一结构层1的部分或全部表面。
该帽层4的材料可以为GaN，以下也以帽层4的材料为GaN为例进行说明。当然，也可以为其他材料，比如氮化硅，或低Al组分的AlGaN(Al组分低于0.2的AlGaN)等材料。该帽层4厚度可为2nm-20nm。
该实施例中，帽层4位于第一器件区域S1中第二结构层2的部分表面。具体地，第一源极71和第一漏极73的设置区域并没有帽层4。该第一源极71的部分位于第二结构层2背离第一结构层1的表面，另一部分贯穿第二结构层2而与第一结构层1的表面接触。第一漏极73也类似设置。第一栅极则部分贯穿帽层4而与第二结构层2的表面接触，另一部分凸设于第二结构层2背离第一结构层1的一侧。
当然，在另一些实施例中，所述第一源极71的部分位于所述帽层背离所述第一结构层1的表面，另一部分贯穿所述帽层与所述第二结构层2的表面接触；所述第一漏极73的部分位于所述帽层背离所述第一结构层1的表面，另一部分贯穿所述帽层与所述第二结构层2的表面接触。或者，在又一些实施例中，所述第一源极71的部分位于所述帽层背离所述第一结构层1的表面，另一部分贯穿所述帽层及第二结构层2，而与所述第一结构层1的表面接触；所述第一漏极73的部分位于所述帽层背离所述第一结构层1的表面，另一部分贯穿所述帽层及第二结构层2。
该半导体器件200的其它结构可参照上述相应描述。
图3为本发明的一实施例提供的又一种半导体器件300的剖视图。请参照图2所示，该半导体器件300相较于上述图2所示的半导体器件200，不同之处在于，该实施例中，所述第一栅极72的一部分设于所述帽层4背离所述第一结构层1的表面，一部分贯穿所述帽层4，另一部分贯穿所述第二结构层2的部分深度。
该实施例中，所述第一栅极72贯穿所述第二结构层2的部分深度，使得第一栅极72与第二结构层2的表面之间具有一定的距离，比如图3所示，所述第一栅极72的底端与所述第二结构层2的表面之间的距离为2nm-15nm，以在第二结构层具有能够形成足够二维电子气的同时，提高栅极对二维电子气的控制能力。
图4为本发明的一实施例提供的再一种半导体器件400的剖视图。请参照图4所示，相较于上述图1所示的半导体器件100，该半导体器件400除了包括第一结构层1、第二结构层2等结构外，还包括衬底(也即一衬底层)5，所述衬底5位于所述第一结构层1背离所述第二结构层2的一侧表面。
衬底5的材料可以是硅(包括SOI)、碳化硅、蓝宝石等。
该实施例中，所述第一结构层1的厚度为0.2um-10um。
所述第二结构层2的厚度为2nm-30nm。其中，所述第一结构层1和所述第二结构层2的具体厚度可以根据具体情况进行设置。
本发明另提供一种半导体晶圆，其包括多个阵列排布的芯片，每一芯片集成有多个以上所述的半导体器件。比如请参照图6所示，图6所示的半导体晶圆1000，该半导体晶圆1000具有多个阵列排布的芯片1001。芯片1001上集成有一定数量的前述器件单元(即前述半导体器件)，形成集成电路，即前述基于二维电子气的N型晶体管和基于二维空穴气的P型晶体管形成的CMOS集成电路，实现各种不同的逻辑功能，满足不同的产品性能和应用要求。如图6所示，该图中还示意出芯片1001上制作的CMOS逻辑电路单元的示意图。
请参照图7，并在必要时结合图1至图4所示，本发明另提供一种半导体器件的制备方法，其包括如下步骤S101至步骤S109：
在步骤S101中，形成第一结构层；所述第一结构层的材料为金刚石；
在步骤S103中，形成第二结构层，所述第二结构层位于所述第一结构层的第一器件区域上，与位于所述第一器件区域的第一结构层形成异质结结构；其中，所述第二结构层的材料为AlN；
在步骤S105中，对位于第二器件区域的第一结构层进行氢终端处理；
在步骤S107中，对所述第一结构层中位于第一器件区域和第二器件区域的两部分进行电性隔离；
在步骤S109中，制作第一组电极结构以及第二组电极结构；其中，所述第一组电极结构包括第一源极、第一栅极及第一漏极，且设于所述第一器件区域并至少部分位于所述第二结构层背离所述第一结构层的一侧；第二组电极结构包括第二源极、第二栅极及第二漏极，且设于位于所述第二器件区域的第一结构层之上，并与所述第一组电极结构位于所述第一结构层的同侧。
首先，请结合图8至图17所示，以形成半导体器件100为例进行说明。
如图8所示，在步骤S101中，形成第一结构层1。
在一些实施例中，采用高压高温(HPHT)方法形成第一结构层1。
在另一些实施例中，采用化学气相沉积(CVD)方法形成第一结构层1。比如PECVD法或MPCVD法。
如图9至图11所示，步骤S103，可通过如下步骤S1031和步骤S1032实现：
如图9所示，在步骤S1031中，在所述第一结构层1表面形成第二结构材料层20。
第二结构材料层20的厚度范围是2nm-30nm。
第二结构材料层20的制作可以有多种方法，常用的方法是金属有机化合物化学气相沉积法(MOCVD-Metal Organic Chemical Vapor Deposition)。一般三甲基铝(TMAl，C3H9Al)和氨气(NH3)分别作为铝源和氮源，氢气作为载气。可以通过调节反应炉的压力、温度、气体的流量，生长高质量的单晶氮化铝薄膜。
第二结构材料层20的制作，也可以采用分子束外延法(MBE)或等离子体诱导分子束(PIMBE)，使用用于Al的常规渗出池，以及射频等离子体源产生氮自由基，从而在金刚石表面生长高质量的单晶AlN薄膜。
在步骤S1032中，去除所述第二结构材料层20中位于第二器件区域S2的部分，形成所述第二结构层2。
具体地，可采用如图10和图11所示，可设置位于第一器件区域S1的第二结构材料层20表面的光刻胶，进而对位于第二器件区域S2的第二结构材料层20进行刻蚀，从而形成第二结构层2。
请结合图12所示，在步骤S105中，对位于第二器件区域S2的第一结构层1进行氢终端处理。
这里采用氢终端技术，对第二器件区域S2的第一结构层1(也即金刚石)进行氢终端化，可以在金刚石表面形成P型半导体。该技术利用了材料之间的电子交换以及利用具有高电子亲和势的表面受主掺杂(例如水分子)等原理，通过在金刚石表面进行氢等离子体处理，可产生较高的二维空穴浓度和迁移率。通过这一机制制作的晶体管被称为氢终端金刚石场效应晶体管(H-Terminated Diamond FETs)。目前有多种氢终端化技术，一般使用H2(氢气)或D2(氘气)中产生的微波等离子体来实现。金刚石氢终端化的工艺中，可调整的参数是气压、微波功率和时间，例如，压力范围50-300Torr，微波功率1-10kW，时间1-20min。制作步骤也可以分布进行，例如，先在低压和低功率条件下进行，然后在高压高功率条件下进行。通过优化工艺参数，可以获得高二维空穴浓度和高空穴率的金刚石表面。
请结合图13所示，对于具有栅介质层3的，在步骤S105之后，所述方法还包括步骤S106：
在位于第二器件区域S2的第一结构层1表面形成栅介质层3。
栅介质层3的材料，可以为如Al2O3，SiO2,MoO3，WO3，ZrO2，AlN，TiOx，HfO2，LaAlO3和Ta2O5等中的一种或多种。该栅介质层3可采用原子层沉积、金属有机化学气相沉积或磁控溅射技术等形成。
在步骤S107中，对所述第一结构层1中位于第一器件区域S1和第二器件区域S2的两部分进行电性隔离。
请结合图14所示，具体地，该步骤中，可在所述第一结构层1自所述第二结构层2露出的部分设置隔离带101。该隔离带101用于将所述第一器件区域S1和所述第二器件区域S2电性隔离。
在一些实施例中，所述隔离带101自所述第二结构层2所在侧的表面向内延伸，所述隔离带101延伸的深度h为2nm-20nm。所述隔离带101的宽度w为0.1μm-5μm。
该隔离带101可采用刻蚀、氧气等离子处理或离子注入等技术形成。
请结合图15和图16所示，在步骤S109中，制作第一组电极结构以及第二组电极结构；其中，所述第一组电极结构包括第一源极71、第一栅极72及第一漏极73，且设于所述第一器件区域S1并至少部分位于所述第二结构层2背离所述第一结构层1的一侧；第二组电极结构包括第二源极74、第二栅极75及第二漏极76，且设于位于所述第二器件区域S2的第一结构层1之上，并与所述第一组电极结构位于所述第一结构层1的同侧。
该实施例中，先制作第一组电极结构，后制作第二组电极结构。在其它一些实施例中，第一组电极结构和第二组电极结构的顺序也可调换，或者同时制作。
第一组电极结构及第二组电极结构的具体制作可参考上述结构实施例的相关描述，此处不予以赘述。
请结合图17所示，在步骤S109在制作第一组电极结构以及第二组电极结构之后，所述方法还包括步骤S110：
将所述第一漏极73与所述第二源极74连接，并将所述第一栅极72与所述第二栅极75连接。
可以采用金属导线实现第一漏极73与所述第二源极74连接，以及所述第一栅极72与所述第二栅极75连接。
对于具有帽层的，比如图2和图3所示，相应地，在步骤S103形成第二结构层2之后，所述方法包括如下步骤S104：
在步骤S104中，在所述第二结构层2背离所述第一结构层1的表面形成帽层4。
帽层4可以是氮化镓或氮化硅。帽层4也可以是低Al组分的AlGaN。Al组分低于0.2的AlGaN。帽层4的厚度范围为2nm-20nm。
帽层4的制作可以有多种方法。制作GaN帽层，常用的方法是金属有机化合物化学气相沉积法(MOCVD-Metal Organic Chemical Vapor Deposition)。一般用三甲基镓(TMGa，C3H9Ga)和氨气(NH3)分别作为镓源和氮源，氢气作为载气。可以通过调节反应炉的压力、温度、气体的流量，生长高质量的单晶氮化镓薄膜。
需要说明的是，该实施例中，第一结构层1作为衬底。
请结合图4所示，在另一些实施例中，对于第一结构层1不做衬底的，在形成第一结构层1之前，所述方法包括如下步骤S1001：
在步骤S1001中，提供衬底5；
步骤S101中所述形成第一结构层1，包括：
在所述衬底5之上形成第一结构层1。
通过优化第一结构层1的制备工艺变量(包括反应气体压力和浓度、衬底温度和样品台等)，可以优化第一结构层1(即金刚石)石生长质量并增加其生长速率。发明人经过研究发现，在制作的第一结构层1厚度为0.2um-10um。较优地，可采用MPCVD方法，工艺条件为：功率1KW-10KW，压力5kPa-200kPa，气体比例1-5％(N2/CH4),温度在1000℃–1500℃。
在形成第一结构层1时，衬底5优选可以安装在钼基板支架上，以确保温度均匀，以使得形成的第一结构层1不同区域的厚度较为一致。
对于具有衬底5的，在提供衬底5之后，所述方法可选择地包括：
对所述衬底5表面进行抛光及清洗处理；
所述在所述衬底5之上形成第一结构层1包括：
在经抛光及清洗处理后的衬底5表面形成第一结构层1。
这里抛光的方法包括机械抛光，热化学抛光，电火花抛光，激光抛光，离子束抛光等。
这里清洗可以用丙酮或其他溶液进行超声波清洗。
由于衬底5的材料与第一结构层1的材料具有不同的晶格常数和热膨胀系数，晶格常数的不同会引起衬底5与第一结构层1之间的晶格失配，导致发生位错缺陷；同时晶格失配也会使得膜层产生应力并引起膜层翘曲和龟裂等问题，以及衬底5的材料与第一结构层1的材料二者热膨胀系数不同，半导体器件30制备过程中，容易引起膜内产生残余应力等原因，具体可通过设置缓冲层，可消除或减少衬底5和第一结构层1由于晶格常数不同和热膨胀系数不同而引起的膜层位错、翘曲和龟裂等缺陷，有助于提升半导体器件的性能。
对于具有衬底5的，还可在衬底5和第一结构层1之间设置缓冲层。
相应地，在提供衬底5之后，形成第一结构层1之前，所述方法还可包括：
在所述衬底5之上形成缓冲层。
在本申请中，所述结构实施例与方法实施例在不冲突的情况下，可以互为补充。
本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种半导体器件，其特征在于，具有第一器件区域和第二器件区域，包括：
第一结构层，所述第一结构层的材料为金刚石，且所述第一结构层中位于第一器件区域和第二器件区域的两部分电性隔离；其中，位于所述第二器件区域的第一结构层经过氢终端处理；
第二结构层，设于所述第一结构层的第一器件区域上，与位于所述第一器件区域的第一结构层在二者的界面处形成异质结结构；其中，所述第二结构层的材料为AlN；
第一组电极结构，包括第一源极、第一栅极及第一漏极，设于所述第一器件区域并至少部分位于所述第二结构层背离所述第一结构层的一侧；
第二组电极结构，包括第二源极、第二栅极及第二漏极，设于位于所述第二器件区域的第一结构层之上，并与所述第一组电极结构位于所述第一结构层的同侧；
所述第一器件区域中所述第一结构层与所述第二结构层的界面处形成二维电子气，所述第一器件区域基于所述二维电子气形成N型晶体管；所述第二器件区域中所述第一结构层的表面处形成二维空穴气，所述第二器件区域基于所述二维空穴气形成P型晶体管；
所述半导体器件为基于第一器件区域的二维电子气形成的N型晶体管和基于第二器件区域的二维空穴气形成的P型晶体管的CMOS器件或集成电路。
2.如权利要求1所述的半导体器件，其特征在于，所述第一漏极与所述第二源极连接，所述第一栅极与所述第二栅极连接。
3.如权利要求1所述的半导体器件，其特征在于，所述第一结构层作为衬底层；或，
所述半导体器件包括衬底，所述衬底位于所述第一结构层背离所述第二结构层的一侧表面。
4.如权利要求1所述的半导体器件，其特征在于，所述第一结构层作为衬底层的，所述第一结构层的厚度为100μm-500μm，所述半导体器件包括衬底的，所述第一结构层的厚度为0.2um-10um；和/或，
所述第二结构层的厚度为2nm-30nm。
5.如权利要求1所述的半导体器件，其特征在于，所述第一结构层作为第一器件区域的沟道层，所述第二结构层作为第一器件区域的势垒层，所述半导体器件包括：
设于所述第一器件区域的帽层，设于所述第二结构层背离所述第一结构层的表面。
6.如权利要求1至5中任一项所述的半导体器件，其特征在于，所述半导体器件未设有帽层的，所述第一源极、所述第一漏极均设于所述第二结构层背离所述第一结构层的表面；或，
所述第一源极的部分位于所述第二结构背离所述第一结构层的表面，另一部分贯穿所述第二结构层而与所述第一结构层的表面接触，所述第一漏极的部分位于所述第二结构背离所述第一结构层的表面，另一部分贯穿所述第二结构层而与所述第一结构层的表面接触；
所述半导体器件设有帽层的，所述第一源极、所述第一漏极均设于所述帽层背离所述第一结构层的表面；或，
所述第一源极的部分位于所述帽层背离所述第一结构层的表面，另一部分贯穿所述帽层与所述第二结构层的表面接触；所述第一漏极的部分位于所述帽层背离所述第一结构层的表面，另一部分贯穿所述帽层与所述第二结构层的表面接触；或，
所述第一源极的部分位于所述帽层背离所述第一结构层的表面，另一部分贯穿所述帽层及第二结构层，而与所述第一结构层的表面接触；所述第一漏极的部分位于所述帽层背离所述第一结构层的表面，另一部分贯穿所述帽层及第二结构层。
7.如权利要求1至5中任一项所述的半导体器件，其特征在于，所述半导体器件未设有帽层的，第一栅极设于所述第二结构层背离所述第一结构层的表面；或，
所述第一栅极的部分位于所述第二结构背离所述第一结构层的表面，另一部分贯穿所述第二结构层的部分厚度；
所述半导体器件设有帽层的，所述第一栅极的部分设于所述帽层背离所述第一结构层的表面，另一部分贯穿所述帽层而与所述第二结构层的表面接触；或
所述第一栅极的一部分设于所述帽层背离所述第一结构层的表面，一部分贯穿所述帽层，另一部分贯穿所述第二结构层的部分深度。
8.如权利要求7所述半导体器件，其特征在于，所述第一栅极贯穿所述第二结构层的部分深度的，所述第一栅极与所述第二结构层之间的距离为2nm-15nm。
9.如权利要求1所述的半导体器件，其特征在于，所述第一结构层自所述第二结构层露出的部分设有隔离带，用于将所述第一器件区域和所述第二器件区域电性隔离。
10.如权利要求9所述的半导体器件，其特征在于，所述隔离带自所述第二结构层所在侧的表面向内延伸，所述隔离带延伸的深度为2nm-20nm，所述隔离带的宽度为0.1μm-5μm；
所述隔离带采用刻蚀、氧气等离子处理或离子注入的技术形成。
11.一种半导体晶圆，其特征在于，包括多个阵列排布的芯片，每一芯片集成有多个如权要求1至10中任一项所述的半导体器件。
12.一种半导体器件的制备方法，其特征在于，包括：
形成第一结构层；所述第一结构层的材料为金刚石；
形成第二结构层，所述第二结构层位于所述第一结构层的第一器件区域上，与位于所述第一器件区域的第一结构层在二者的界面处形成异质结结构；其中，所述第二结构层的材料为AlN；
对位于第二器件区域的第一结构层进行氢终端处理；
对所述第一结构层中位于第一器件区域和第二器件区域的两部分进行电性隔离；
制作第一组电极结构以及第二组电极结构；其中，所述第一组电极结构包括第一源极、第一栅极及第一漏极，且设于所述第一器件区域并至少部分位于所述第二结构层背离所述第一结构层的一侧；第二组电极结构包括第二源极、第二栅极及第二漏极，且设于位于所述第二器件区域的第一结构层之上，并与所述第一组电极结构位于所述第一结构层的同侧。
13.如权利要求12所述的半导体器件的制备方法，其特征在于，在制作第一组电极结构以及第二组电极结构之后，所述方法包括：
将所述第一漏极与所述第二源极连接，并将所述第一栅极与所述第二栅极连接。
14.如权利要求12所述的半导体器件的制备方法，其特征在于，在形成第一结构层之前，所述方法包括：提供衬底；
所述形成第一结构层包括：
在所述衬底之上形成第一结构层。
15.如权利要求14所述的半导体器件的制备方法，其特征在于，在提供衬底之后，所述方法包括：
对所述衬底表面进行抛光及清洗处理；
所述在所述衬底之上形成第一结构层包括：
在经抛光及清洗处理后的衬底表面形成第一结构层。
16.如权利要求12所述的半导体器件的制备方法，其特征在于，在形成第二结构层之后，所述方法包括：
在所述第二结构层背离所述第一结构层的表面形成帽层。
17.如权利要求12所述的半导体器件的制备方法，其特征在于，所述对所述第一结构层中位于第一器件区域和第二器件区域的两部分进行电性隔离，包括：
在所述第一结构层自所述第二结构层露出的部分设有隔离带，所述隔离带用于将所述第一器件区域和所述第二器件区域电性隔离。
18.如权利要求17所述的半导体器件的制备方法，其特征在于，所述隔离带自所述第二结构层所在侧的表面向内延伸，所述隔离带延伸的深度为2nm-20nm，所述隔离带的宽度为0.1μm-5μm；
所述隔离带采用刻蚀、氧气等离子处理或离子注入的技术形成。
19.如权利要求12所述的半导体器件的制备方法，其特征在于，所述形成第二结构层包括：
在所述第一结构层上形成第二结构材料层；
去除所述第二结构材料层中位于第二器件区域的部分，形成所述第二结构层。
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