JP3269510B2 - 半導体素子 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1602—Diamond
Description
【０００１】
【産業上の利用分野】本発明は、半導体ダイヤモンドを
含む半導体素子であって、ゲート電極に加えた電圧によ
り、ドレイン電極とソース電極との間の素子内部に形成
されるチャネルへの電界を変化させて、該チャネルに流
れる電流が制御される半導体素子に関する。
含む半導体素子であって、ゲート電極に加えた電圧によ
り、ドレイン電極とソース電極との間の素子内部に形成
されるチャネルへの電界を変化させて、該チャネルに流
れる電流が制御される半導体素子に関する。
【０００２】
【従来の技術】ダイヤモンドに関しては、高温下、放射
線照射下等の厳しい環境下で安定に動作するデバイスと
して、あるいは高出力での動作にも耐え得るデバイスと
しての応用が注目されている。
線照射下等の厳しい環境下で安定に動作するデバイスと
して、あるいは高出力での動作にも耐え得るデバイスと
しての応用が注目されている。
【０００３】ダイヤモンドが高温下でも動作可能な理由
としては、バンドギャップが５．５ｅＶと大きいことが
挙げられている。このことは、半導体のキャリアが制御
されなくなる温度範囲（真性領域）が１４００℃以下に
は存在しないことを示しているためである。
としては、バンドギャップが５．５ｅＶと大きいことが
挙げられている。このことは、半導体のキャリアが制御
されなくなる温度範囲（真性領域）が１４００℃以下に
は存在しないことを示しているためである。
【０００４】しかしながら、ダイヤモンドを材料とした
場合、イオン注入を用いたセルフアライン（self-align
ed）のデバイス形成が必ずしも容易ではなかった。
場合、イオン注入を用いたセルフアライン（self-align
ed）のデバイス形成が必ずしも容易ではなかった。
【０００５】一方、ダイヤモンド半導体素子における安
定した高温での動作は、これまでダイヤモンドのノンド
ープ層をゲート電極の下に形成したＦＥＴ（電界効果ト
ランジスタ）によって実現されてきた（例えば、特願昭
６２−３０１６８４号（特開平１−１４３３２３号）を
参照）。
定した高温での動作は、これまでダイヤモンドのノンド
ープ層をゲート電極の下に形成したＦＥＴ（電界効果ト
ランジスタ）によって実現されてきた（例えば、特願昭
６２−３０１６８４号（特開平１−１４３３２３号）を
参照）。
【０００６】しかしながら、ボロンドープ・ダイヤモン
ド層上にノンドープ・ダイヤモンド層を形成する際に
は、以下のような点を考慮する必要があった。
ド層上にノンドープ・ダイヤモンド層を形成する際に
は、以下のような点を考慮する必要があった。
【０００７】(1) 同一反応室を用いた場合、動作層たる
ボロンドープ層上に急峻な（動作層と組成が明確に異な
る）ノンドープ層を形成することは容易ではなく、結果
的にゲート電極下のノンドープ層が厚くなる傾向にあっ
たため、良好なトランジスタ特性を得ることは容易では
なかった。
ボロンドープ層上に急峻な（動作層と組成が明確に異な
る）ノンドープ層を形成することは容易ではなく、結果
的にゲート電極下のノンドープ層が厚くなる傾向にあっ
たため、良好なトランジスタ特性を得ることは容易では
なかった。
【０００８】(2) 一方、急峻なノンドープ層を形成する
ために反応室を変えた場合には、ボロンドープ層とノン
ドープ層との間にトラップ準位が形成され易かった。
ために反応室を変えた場合には、ボロンドープ層とノン
ドープ層との間にトラップ準位が形成され易かった。
【０００９】(3) 上記ノンドープ層は高純度で、薄く且
つ均一であることが好ましいが、ダイヤモンドの成長は
ステップ成長でないため、堆積膜は島状に形成され易
く、したがって薄く且つ均一な膜を形成することは必ず
しも容易ではなかった。上記のように島状に堆積したノ
ンドープ層のみをボロンドープ層とゲート電極との間に
形成した場合、ゲート電極からのリーク電流が増大する
傾向があった。
つ均一であることが好ましいが、ダイヤモンドの成長は
ステップ成長でないため、堆積膜は島状に形成され易
く、したがって薄く且つ均一な膜を形成することは必ず
しも容易ではなかった。上記のように島状に堆積したノ
ンドープ層のみをボロンドープ層とゲート電極との間に
形成した場合、ゲート電極からのリーク電流が増大する
傾向があった。
【００１０】
【発明が解決しようとする課題】本発明の目的は、ＭＩ
ＳＦＥＴ（金属絶縁膜ゲート電界効果トランジスタ）に
類似した構造を有し、且つ従来のダイヤモンド・ノンド
ープ層に対応する層を改善した半導体素子を提供するこ
とにある。
ＳＦＥＴ（金属絶縁膜ゲート電界効果トランジスタ）に
類似した構造を有し、且つ従来のダイヤモンド・ノンド
ープ層に対応する層を改善した半導体素子を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明者は鋭意研究の結
果、ｐ型ダイヤモンドを主成分とする動作層とゲート電
極との間に、（従来のノンドープ・ダイヤモンドのみか
らなる層に代えて）少なくともｎ型又はｐ型ドーパント
をドープしたダイヤモンドを含む介在領域を設けること
が、上記目的の達成に極めて効果的であることを見出し
た。
果、ｐ型ダイヤモンドを主成分とする動作層とゲート電
極との間に、（従来のノンドープ・ダイヤモンドのみか
らなる層に代えて）少なくともｎ型又はｐ型ドーパント
をドープしたダイヤモンドを含む介在領域を設けること
が、上記目的の達成に極めて効果的であることを見出し
た。
【００１２】本発明の半導体素子は上記知見に基づくも
のであり、より詳しくは、基板上にソース電極とドレイ
ン電極とを有し、これらの電極の間のチャネル領域がｐ
型ダイヤモンドを主成分とし、且つ、該チャネル領域と
ゲート電極との間に、少なくとも所定量のｎ型ドーパン
ト又はｎ型ドーパントがドーピングされたダイヤモンド
からなる介在領域が設けられていることを特徴とするも
のである。
のであり、より詳しくは、基板上にソース電極とドレイ
ン電極とを有し、これらの電極の間のチャネル領域がｐ
型ダイヤモンドを主成分とし、且つ、該チャネル領域と
ゲート電極との間に、少なくとも所定量のｎ型ドーパン
ト又はｎ型ドーパントがドーピングされたダイヤモンド
からなる介在領域が設けられていることを特徴とするも
のである。
【００１３】本発明によれば、更に、基板上にソース電
極とドレイン電極とを有し、これらの電極の間のチャネ
ル領域がｐ型ダイヤモンドを主成分とし、且つ、該チャ
ネル領域とゲート電極との間に、少なくともｎ型ドーパ
ントがドーピングされたダイヤモンドからなる介在領域
が設けられていることを特徴とする半導体素子が提供さ
れる。
極とドレイン電極とを有し、これらの電極の間のチャネ
ル領域がｐ型ダイヤモンドを主成分とし、且つ、該チャ
ネル領域とゲート電極との間に、少なくともｎ型ドーパ
ントがドーピングされたダイヤモンドからなる介在領域
が設けられていることを特徴とする半導体素子が提供さ
れる。
【００１４】本発明によれば、更に、基板上にソース電
極とドレイン電極とを有し、これらの電極の間のチャネ
ル領域がｐ型ダイヤモンドを主成分とし、且つ、該チャ
ネル領域とゲート電極との間に、ゲート電極側から、絶
縁性の層と、ｎ型ドーパントを含有する層とが設けられ
ていることを特徴とする半導体素子が提供される。
極とドレイン電極とを有し、これらの電極の間のチャネ
ル領域がｐ型ダイヤモンドを主成分とし、且つ、該チャ
ネル領域とゲート電極との間に、ゲート電極側から、絶
縁性の層と、ｎ型ドーパントを含有する層とが設けられ
ていることを特徴とする半導体素子が提供される。
【００１５】本発明によれば、更に、基板上にソース電
極とドレイン電極とを有し、これらの電極の間のチャネ
ル領域がｐ型ダイヤモンドを主成分とし、且つ、該チャ
ネル領域とゲート電極との間に、ｐ型ダイヤモンドへの
イオン注入により形成された絶縁性の領域が設けられて
いることを特徴とする半導体素子が提供される。
極とドレイン電極とを有し、これらの電極の間のチャネ
ル領域がｐ型ダイヤモンドを主成分とし、且つ、該チャ
ネル領域とゲート電極との間に、ｐ型ダイヤモンドへの
イオン注入により形成された絶縁性の領域が設けられて
いることを特徴とする半導体素子が提供される。
【００１６】
【作用】本発明の半導体素子では、ゲート電極に加えた
電圧により、ドレイン電極とソース電極との間の素子内
部に形成されるチャネルへの電界が変化し、チャネルに
流れる電流の制御が行われる。本発明の半導体素子にお
いては、チャネルが形成される層（動作層）はｐ型ダイ
ヤモンドを主成分とするが、この動作層とゲート電極と
の間に設けられる介在領域は、少なくともｎ型又はｐ型
ドーパントをドープしたダイヤモンドを含む領域であ
る。
電圧により、ドレイン電極とソース電極との間の素子内
部に形成されるチャネルへの電界が変化し、チャネルに
流れる電流の制御が行われる。本発明の半導体素子にお
いては、チャネルが形成される層（動作層）はｐ型ダイ
ヤモンドを主成分とするが、この動作層とゲート電極と
の間に設けられる介在領域は、少なくともｎ型又はｐ型
ドーパントをドープしたダイヤモンドを含む領域であ
る。
【００１７】この介在領域は、上記動作層を構成するｐ
型ダイヤモンドを真性化することにより得てもよい。こ
の真性化は、例えば、該ｐ型ダイヤモンド中のｐ型ドー
パントをｎ型ドーパント（窒素、リン等）により補償す
ることによって、あるいは該ｐ型ダイヤモンドにIV族元
素（炭素、ケイ素等）を導入することによって行うこと
が可能である。
型ダイヤモンドを真性化することにより得てもよい。こ
の真性化は、例えば、該ｐ型ダイヤモンド中のｐ型ドー
パントをｎ型ドーパント（窒素、リン等）により補償す
ることによって、あるいは該ｐ型ダイヤモンドにIV族元
素（炭素、ケイ素等）を導入することによって行うこと
が可能である。
【００１８】本発明における介在領域は、少なくともｎ
型又はｐ型ドーパントを含むダイヤモンドからなるた
め、ノンドープ・ダイヤモンド層のみからなる従来の介
在層に比べ、本発明においては上記介在領域形成の自由
度が拡大する（すなわち、半導体素子の構成ないし特性
に適合するように、介在領域の形成方法を適切に選択す
ることが可能となる）。したがって、本発明において
は、良好なトランジスタ特性に適した薄く且つ均一な介
在領域を、例えばイオン注入等の方法により容易に形成
できる。
型又はｐ型ドーパントを含むダイヤモンドからなるた
め、ノンドープ・ダイヤモンド層のみからなる従来の介
在層に比べ、本発明においては上記介在領域形成の自由
度が拡大する（すなわち、半導体素子の構成ないし特性
に適合するように、介在領域の形成方法を適切に選択す
ることが可能となる）。したがって、本発明において
は、良好なトランジスタ特性に適した薄く且つ均一な介
在領域を、例えばイオン注入等の方法により容易に形成
できる。
【００１９】本発明者の知見によれば、上記介在領域
が、ｎ型ドーパント（窒素等）がドーピングされたダイ
ヤモンドからなる本発明の態様においては、ｎ型ドーパ
ント濃度が１０15ｃｍ-3以上１０19ｃｍ-3未満の場合、
介在領域は室温で絶縁物であるが、高温（例えば５００
℃以上）ではｎ型半導体となる。したがって、このよう
な介在領域を含む半導体素子は、室温ではＭＩＳＦＥＴ
として機能し、高温ではＪＦＥＴ（接合型ＦＥＴ）とし
て機能する。すなわち、室温および高温で良好な特性が
得られる。一方、ｎ型ドーパント濃度が１０19ｃｍ-3以
上の場合（ｎ型ドーパントおよびｐ型ドーパントを後述
する条件でドーピングした場合も同様）、介在領域はｎ
型半導体となるので、このような介在領域を含む半導体
素子は、ＪＦＥＴとして機能する。
が、ｎ型ドーパント（窒素等）がドーピングされたダイ
ヤモンドからなる本発明の態様においては、ｎ型ドーパ
ント濃度が１０15ｃｍ-3以上１０19ｃｍ-3未満の場合、
介在領域は室温で絶縁物であるが、高温（例えば５００
℃以上）ではｎ型半導体となる。したがって、このよう
な介在領域を含む半導体素子は、室温ではＭＩＳＦＥＴ
として機能し、高温ではＪＦＥＴ（接合型ＦＥＴ）とし
て機能する。すなわち、室温および高温で良好な特性が
得られる。一方、ｎ型ドーパント濃度が１０19ｃｍ-3以
上の場合（ｎ型ドーパントおよびｐ型ドーパントを後述
する条件でドーピングした場合も同様）、介在領域はｎ
型半導体となるので、このような介在領域を含む半導体
素子は、ＪＦＥＴとして機能する。
【００２０】介在領域が、ｎ型ドーパントがドーピング
されたダイヤモンドからなる本発明の態様においては、
また、該介在領域と他との接合を急峻なものとすること
ができるため、介在領域を薄くすることができ、素子の
駆動電圧を小さくすることが可能となる。
されたダイヤモンドからなる本発明の態様においては、
また、該介在領域と他との接合を急峻なものとすること
ができるため、介在領域を薄くすることができ、素子の
駆動電圧を小さくすることが可能となる。
【００２１】介在領域がイオン注入により形成される本
発明の態様においては、該介在領域を薄く且つ均一に形
成できるため、ゲート電極からのリーク電流を抑制しつ
つ良好なトランジスタ特性を容易に得ることができる。
発明の態様においては、該介在領域を薄く且つ均一に形
成できるため、ゲート電極からのリーク電流を抑制しつ
つ良好なトランジスタ特性を容易に得ることができる。
【００２２】更に、本発明の半導体素子においては、ゲ
ート電極と動作層との間に設けられる上記介在領域（少
なくともｎ型又はｐ型ドーパントがドーピングされた領
域）を、イオン注入等の方法により高温ないし高出力に
適するように形成することが可能であるため、このよう
な厳しい条件下でも、ＦＥＴとしての良好なソース・ド
レイン特性（トランジスタ特性）を容易に得ることがで
きる。
ート電極と動作層との間に設けられる上記介在領域（少
なくともｎ型又はｐ型ドーパントがドーピングされた領
域）を、イオン注入等の方法により高温ないし高出力に
適するように形成することが可能であるため、このよう
な厳しい条件下でも、ＦＥＴとしての良好なソース・ド
レイン特性（トランジスタ特性）を容易に得ることがで
きる。
【００２３】また、本発明の半導体素子を作製するに際
しては、例えば、ｐ型ダイヤモンドを主成分とする層上
にドレイン電極及びソース電極を形成した後に、これら
の電極をマスクとして上記ｐ型ダイヤモンド層の所定の
範囲に、イオン注入等によりｎ型ドーパント又はIV族元
素をドープしたダイヤモンド領域（介在領域）を形成す
ることが可能である。したがって、上記介在領域の形成
は自己整合的（self-aligned）に行うことができ、ドレ
イン電極及びソース電極の位置に対して正確に対応する
ように、上記介在領域を形成することが容易である。
しては、例えば、ｐ型ダイヤモンドを主成分とする層上
にドレイン電極及びソース電極を形成した後に、これら
の電極をマスクとして上記ｐ型ダイヤモンド層の所定の
範囲に、イオン注入等によりｎ型ドーパント又はIV族元
素をドープしたダイヤモンド領域（介在領域）を形成す
ることが可能である。したがって、上記介在領域の形成
は自己整合的（self-aligned）に行うことができ、ドレ
イン電極及びソース電極の位置に対して正確に対応する
ように、上記介在領域を形成することが容易である。
【００２４】以下、本発明の好ましい実施態様について
図面を参照しつつ説明する。
図面を参照しつつ説明する。
【００２５】図１は、本発明の半導体素子の一態様たる
トランジスタ（ＦＥＴ）の構成例を示す模式断面図であ
る。この図１には、ｎチャネルＦＥＴの例が示されてい
る。
トランジスタ（ＦＥＴ）の構成例を示す模式断面図であ
る。この図１には、ｎチャネルＦＥＴの例が示されてい
る。
【００２６】図１を参照して、このＦＥＴは、絶縁性ダ
イヤモンドの基板１０１上にｐ型半導体ダイヤモンドの
層１１０を有し、且つ、このｐ型ダイヤモンド層１１０
上にドレイン電極１２０ａと、ソース電極１２０ｂと、
ゲート電極１３０とを有している。更に、上記ＦＥＴ
は、上記ゲート電極１３０の下に、ｐ型ドーパントと、
ｎ型ドーパント（又はIV族元素）とがドープされた介在
領域１４０が設けられた構造を有している。
イヤモンドの基板１０１上にｐ型半導体ダイヤモンドの
層１１０を有し、且つ、このｐ型ダイヤモンド層１１０
上にドレイン電極１２０ａと、ソース電極１２０ｂと、
ゲート電極１３０とを有している。更に、上記ＦＥＴ
は、上記ゲート電極１３０の下に、ｐ型ドーパントと、
ｎ型ドーパント（又はIV族元素）とがドープされた介在
領域１４０が設けられた構造を有している。
【００２７】上記ドレイン電極１２０ａ、及びソース電
極１２０ｂは、ｐ型ダイヤモンド層１１０とオーミック
接触している。このドレイン電極１２０ａ及びソース電
極１２０ｂを構成する材料としては、Ｗ、Ｍｏ、Ｔａ、
Ｔｉ等の９００℃以上の融点を有する金属を用いること
が、セルフアラインのデバイス形成を容易とする点から
好ましい。
極１２０ｂは、ｐ型ダイヤモンド層１１０とオーミック
接触している。このドレイン電極１２０ａ及びソース電
極１２０ｂを構成する材料としては、Ｗ、Ｍｏ、Ｔａ、
Ｔｉ等の９００℃以上の融点を有する金属を用いること
が、セルフアラインのデバイス形成を容易とする点から
好ましい。
【００２８】ｐ型ダイヤモンド層１１０は、例えば、ボ
ロン等のｐ型ドーパントをドープした層として、絶縁性
ダイヤモンド基板１０１上に、エピタキシャル成長等の
薄膜形成技術により形成することが好ましい。
ロン等のｐ型ドーパントをドープした層として、絶縁性
ダイヤモンド基板１０１上に、エピタキシャル成長等の
薄膜形成技術により形成することが好ましい。
【００２９】ｐ型ドーパント及びｎ型ドーパントがドー
プされた介在領域１４０は、例えば、窒素、リン、イオ
ウ、砒素等のｎ型ドーパントをｐ型ダイヤモンド層１１
０に導入して、該ダイヤモンド層１１０の不純物（ｐ型
ドーパント）を補償することによって；或いは、炭素イ
オン、ケイ素イオン等のIV族元素の導入等によってｐ型
ダイヤモンド層１１０を真性化することによって得た領
域であることが、薄く且つ均一な介在領域１４０の形成
が容易な点から好ましい。
プされた介在領域１４０は、例えば、窒素、リン、イオ
ウ、砒素等のｎ型ドーパントをｐ型ダイヤモンド層１１
０に導入して、該ダイヤモンド層１１０の不純物（ｐ型
ドーパント）を補償することによって；或いは、炭素イ
オン、ケイ素イオン等のIV族元素の導入等によってｐ型
ダイヤモンド層１１０を真性化することによって得た領
域であることが、薄く且つ均一な介在領域１４０の形成
が容易な点から好ましい。
【００３０】このようなｎ型ドーパント及び／又はIV族
元素のｐ型ダイヤモンド層１１０への導入は、イオン注
入法又はプラズマ照射により行うことが、セルフアライ
ンのデバイス形成が容易な点から好ましい。このイオン
注入等の操作の後、プラズマアニール、熱アニール等の
アニール操作を行うことは、イオン注入等に基づく欠陥
回復ないしキャリア回復の点から更に好ましい。
元素のｐ型ダイヤモンド層１１０への導入は、イオン注
入法又はプラズマ照射により行うことが、セルフアライ
ンのデバイス形成が容易な点から好ましい。このイオン
注入等の操作の後、プラズマアニール、熱アニール等の
アニール操作を行うことは、イオン注入等に基づく欠陥
回復ないしキャリア回復の点から更に好ましい。
【００３１】図１のＦＥＴは、ダイヤモンドをその半導
体材料として用いている。ダイヤモンドは、バンドギャ
ップが５．５ｅＶと大きいため、真性領域に相当する温
度領域は、ダイヤモンドが熱的に安定な１４００℃以下
には存在せず、更に、ダイヤモンドは化学的にも非常に
安定である。また、ダイヤモンドの熱伝導率は２０（Ｗ
／ｃｍ・Ｋ）とＳｉの１０倍以上であり、放熱性にも優
れている。更に、ダイヤモンドは、キャリアの移動度が
大きい（電子移動度：２０００（ｃｍ2 ／Ｖ・秒）、ホ
ール移動度：２１００（ｃｍ2 ／Ｖ・秒）、３００
Ｋ）、誘導率が小さい（Ｋ＝５．５）、破壊電界が大き
い（Ｅ＝５×１０6 Ｖ／ｃｍ）などの特徴を有してい
る。したがって、本発明においてダイヤモンドを半導体
材料として用いることにより、周波数特性が良く、高温
での安定な動作が可能で、高周波で大電力用のデバイス
を容易に作製することができる。
体材料として用いている。ダイヤモンドは、バンドギャ
ップが５．５ｅＶと大きいため、真性領域に相当する温
度領域は、ダイヤモンドが熱的に安定な１４００℃以下
には存在せず、更に、ダイヤモンドは化学的にも非常に
安定である。また、ダイヤモンドの熱伝導率は２０（Ｗ
／ｃｍ・Ｋ）とＳｉの１０倍以上であり、放熱性にも優
れている。更に、ダイヤモンドは、キャリアの移動度が
大きい（電子移動度：２０００（ｃｍ2 ／Ｖ・秒）、ホ
ール移動度：２１００（ｃｍ2 ／Ｖ・秒）、３００
Ｋ）、誘導率が小さい（Ｋ＝５．５）、破壊電界が大き
い（Ｅ＝５×１０6 Ｖ／ｃｍ）などの特徴を有してい
る。したがって、本発明においてダイヤモンドを半導体
材料として用いることにより、周波数特性が良く、高温
での安定な動作が可能で、高周波で大電力用のデバイス
を容易に作製することができる。
【００３２】図１のＦＥＴにおいて、ゲート電極１３０
の下の絶縁性の介在領域１４０が、ｐ型ダイヤモンド層
１１０に不純物（ｎ型ドーパント又はIV族元素）を導入
して形成されている場合、介在領域１４０は、薄膜成長
法で形成する場合よりも薄く且つ均質な領域とすること
ができるため、ゲート電極１３０からのリーク電流を抑
制しつつ良好なゲート−ドレイン特性を得ることができ
る。
の下の絶縁性の介在領域１４０が、ｐ型ダイヤモンド層
１１０に不純物（ｎ型ドーパント又はIV族元素）を導入
して形成されている場合、介在領域１４０は、薄膜成長
法で形成する場合よりも薄く且つ均質な領域とすること
ができるため、ゲート電極１３０からのリーク電流を抑
制しつつ良好なゲート−ドレイン特性を得ることができ
る。
【００３３】図１のＦＥＴは、例えば、ｐ型ダイヤモン
ドの層１１０上にドレイン電極１２０ａ、及びソース電
極１２０ｂを形成し、これらの電極をマスクとしてｐ型
ダイヤモンド層１１０の一部を真性化して介在領域１４
０を形成した後、この真性化された介在領域１４０上に
ゲート電極１３０を形成することにより作製することが
好ましい。
ドの層１１０上にドレイン電極１２０ａ、及びソース電
極１２０ｂを形成し、これらの電極をマスクとしてｐ型
ダイヤモンド層１１０の一部を真性化して介在領域１４
０を形成した後、この真性化された介在領域１４０上に
ゲート電極１３０を形成することにより作製することが
好ましい。
【００３４】（半導体素子の製造方法）図２の模式断面
図に、このようなＦＥＴの作製工程の一例を示す。
図に、このようなＦＥＴの作製工程の一例を示す。
【００３５】図２を参照して、まず、絶縁性のダイヤモ
ンドの基板１０１上に、ｐ型のダイヤモンドの層１１０
を成長させる（図２（ａ））。
ンドの基板１０１上に、ｐ型のダイヤモンドの層１１０
を成長させる（図２（ａ））。
【００３６】本発明において半導体性ダイヤモンドある
いはノンドープ・ダイヤモンドを得る方法は、特に制限
されない。例えば、ダイヤモンドが人工（高圧合成）の
バルク単結晶であっても、気相合成法による薄膜多結晶
あるいは薄膜単結晶（エピタキシャル膜）であっても、
本発明の効果は変わらない。
いはノンドープ・ダイヤモンドを得る方法は、特に制限
されない。例えば、ダイヤモンドが人工（高圧合成）の
バルク単結晶であっても、気相合成法による薄膜多結晶
あるいは薄膜単結晶（エピタキシャル膜）であっても、
本発明の効果は変わらない。
【００３７】ダイヤモンド膜を気相合成により形成する
場合、その形成方法としては例えば以下のような各種の
方法を用いることが可能である。
場合、その形成方法としては例えば以下のような各種の
方法を用いることが可能である。
【００３８】（１）直流または交流電界により放電を起
こし、原料ガスを活性化する方法、（２）熱電子放射材
を加熱し、原料ガスを活性化する方法、（３）ダイヤモ
ンドを成長させる表面を、イオンで衝撃する方法、
（４）レーザーや紫外線などの光で原料ガスを励起する
方法、及び（５）原料ガスを燃焼させる方法。
こし、原料ガスを活性化する方法、（２）熱電子放射材
を加熱し、原料ガスを活性化する方法、（３）ダイヤモ
ンドを成長させる表面を、イオンで衝撃する方法、
（４）レーザーや紫外線などの光で原料ガスを励起する
方法、及び（５）原料ガスを燃焼させる方法。
【００３９】上記いずれの方法も本発明に用いることが
可能であり、いずれの方法を用いた場合にも、発明の効
果は変わらない。
可能であり、いずれの方法を用いた場合にも、発明の効
果は変わらない。
【００４０】本発明においてダイヤモンドにｎ型ドーパ
ント又は／及びｐ型ドーパントをドーピングする方法と
しては、ドーパント量の調節が容易な点からは、ＣＶＤ
法（化学的気相成長法）を用いることが好ましい。
ント又は／及びｐ型ドーパントをドーピングする方法と
しては、ドーパント量の調節が容易な点からは、ＣＶＤ
法（化学的気相成長法）を用いることが好ましい。
【００４１】一方、絶縁性ダイヤモンド基板１０１とし
ては、天然或いは人工（高圧合成）のバルク単結晶のも
の、気相合成により多結晶又は単結晶として形成され研
磨されたもの等を用いることができる。
ては、天然或いは人工（高圧合成）のバルク単結晶のも
の、気相合成により多結晶又は単結晶として形成され研
磨されたもの等を用いることができる。
【００４２】上述したような図２（ａ）の工程により、
絶縁性ダイヤモンド基板１０１上に、ｐ型ダイヤモンド
層１１０を平坦に形成することができる。
絶縁性ダイヤモンド基板１０１上に、ｐ型ダイヤモンド
層１１０を平坦に形成することができる。
【００４３】次に、ｐ型ダイヤモンド層１１０上に、ド
レイン電極１２０ａ、及びソース電極１２０ｂを形成す
る（図２（ｂ））。
レイン電極１２０ａ、及びソース電極１２０ｂを形成す
る（図２（ｂ））。
【００４４】これらの電極の材料としては、上述した融
点９００℃以上の金属を用いることが好ましい。特に、
Ｗ及び／又はＴｉを上記電極の材料として用いること
は、電極形成後に選択成長ないし表面処理等の操作を行
っても電極としての機能を良好に維持することができ、
セルフアラインのデバイス形成が容易となる点から好ま
しい。
点９００℃以上の金属を用いることが好ましい。特に、
Ｗ及び／又はＴｉを上記電極の材料として用いること
は、電極形成後に選択成長ないし表面処理等の操作を行
っても電極としての機能を良好に維持することができ、
セルフアラインのデバイス形成が容易となる点から好ま
しい。
【００４５】次いで、上記ドレイン電極１２０ａ、及び
ソース電極１２０ｂをマスクとしてｐ型ダイヤモンド層
１１０の一部（所定の領域）に、窒素原子、リン原子等
のｎ型ドーパント、或いは、炭素イオン、ケイ素イオン
等のIV族元素を導入して該ｐ型層１１０の一部を真性化
して、介在領域１４０を形成する（図２（ｃ））。
ソース電極１２０ｂをマスクとしてｐ型ダイヤモンド層
１１０の一部（所定の領域）に、窒素原子、リン原子等
のｎ型ドーパント、或いは、炭素イオン、ケイ素イオン
等のIV族元素を導入して該ｐ型層１１０の一部を真性化
して、介在領域１４０を形成する（図２（ｃ））。
【００４６】この介在領域１４０を形成する方法として
は、例えば、イオン注入法によりｎ型ドーパントを導入
した後、プラズマアニール、熱アニール等によりアニー
ルする方法が好ましく用いられる。このようにｎ型ドー
パントを導入することで、ｐ型ダイヤモンド層１１０の
不純物（ｐドーパント）が補償され、この層１１０の一
部が真性化して介在領域１４０が形成される。
は、例えば、イオン注入法によりｎ型ドーパントを導入
した後、プラズマアニール、熱アニール等によりアニー
ルする方法が好ましく用いられる。このようにｎ型ドー
パントを導入することで、ｐ型ダイヤモンド層１１０の
不純物（ｐドーパント）が補償され、この層１１０の一
部が真性化して介在領域１４０が形成される。
【００４７】また、上述したように、炭素イオン、ケイ
素イオン等のIV族元素の導入によっても、ｐ型ダイヤモ
ンド層１１０の所定の領域に真性の介在領域１４０を形
成することができる。
素イオン等のIV族元素の導入によっても、ｐ型ダイヤモ
ンド層１１０の所定の領域に真性の介在領域１４０を形
成することができる。
【００４８】更に、上記のように真性化された介在領域
１４０上に、ゲート電極１３０を形成する（図２
（ｄ））。
１４０上に、ゲート電極１３０を形成する（図２
（ｄ））。
【００４９】このゲート電極１３０の形成は、通常の半
導体製造工程におけるゲート電極の形成と同様に行うこ
とができる。より具体的には、例えば、ゲート電極１３
０の形成は以下のようにして行うことができる。
導体製造工程におけるゲート電極の形成と同様に行うこ
とができる。より具体的には、例えば、ゲート電極１３
０の形成は以下のようにして行うことができる。
【００５０】すなわち、ドレイン電極１２０ａ、ソース
電極１２０ｂと異なる材料を用いて全面蒸着を行った
後、ドレイン電極１２０ａ、ソース電極１２０ｂとエッ
チング時間の異なるエッチャントを用いてゲート電極１
３０をパターニングすることにより、ゲート電極１３０
を形成することができる。
電極１２０ｂと異なる材料を用いて全面蒸着を行った
後、ドレイン電極１２０ａ、ソース電極１２０ｂとエッ
チング時間の異なるエッチャントを用いてゲート電極１
３０をパターニングすることにより、ゲート電極１３０
を形成することができる。
【００５１】上述した図２の製造方法においては、ｐ型
ダイヤモンド層１１０を真性化して介在領域１４０を形
成しているので、該介在領域１４０を均一に形成するこ
とができる。更に、従来例で用いられていた絶縁層（ダ
イヤモンド・ノンドープ層）の形成工程と比較して、図
２の製造方法においてはｐ型ダイヤモンド層１１０と介
在領域１４０との間の界面にトラップ準位が生じにくい
という利点がある。したがって、ゲート電極１３０に高
い電圧をかけても破壊が生じにくく、ゲート電極１３０
に種々の材料（Ａｌ、金等）を用いた場合にも良好な動
作特性を得ることができる。
ダイヤモンド層１１０を真性化して介在領域１４０を形
成しているので、該介在領域１４０を均一に形成するこ
とができる。更に、従来例で用いられていた絶縁層（ダ
イヤモンド・ノンドープ層）の形成工程と比較して、図
２の製造方法においてはｐ型ダイヤモンド層１１０と介
在領域１４０との間の界面にトラップ準位が生じにくい
という利点がある。したがって、ゲート電極１３０に高
い電圧をかけても破壊が生じにくく、ゲート電極１３０
に種々の材料（Ａｌ、金等）を用いた場合にも良好な動
作特性を得ることができる。
【００５２】以上においては、図１に示したＦＥＴの構
成および製造方法の一例について説明したが、次に図１
のＦＥＴを構成する各層について説明する。
成および製造方法の一例について説明したが、次に図１
のＦＥＴを構成する各層について説明する。
【００５３】（ｐ型ダイヤモンド層）図１のＦＥＴにお
いてチャネル領域を与える動作層１１０は、ｐ型ダイヤ
モンドを主成分とする層である。このｐ型ダイヤモンド
層１１０の厚さは、１００ｎｍ〜１０００ｎｍであるこ
とがドレイン電極１２０ａおよびソース電極１２０ｂと
のオーミック性の点から好ましい。
いてチャネル領域を与える動作層１１０は、ｐ型ダイヤ
モンドを主成分とする層である。このｐ型ダイヤモンド
層１１０の厚さは、１００ｎｍ〜１０００ｎｍであるこ
とがドレイン電極１２０ａおよびソース電極１２０ｂと
のオーミック性の点から好ましい。
【００５４】ｐ型ダイヤモンド層１１０に含まれるｐ型
ドーパントとしては、ボロン原子が好ましく用いられ
る。半導体としての特性の点からは、上記ｐ型ダイヤモ
ンドに含まれるｐ型ドーパント（ボロン原子等）の濃度
は１０16〜１０19ｃｍ-3であることが好ましい。
ドーパントとしては、ボロン原子が好ましく用いられ
る。半導体としての特性の点からは、上記ｐ型ダイヤモ
ンドに含まれるｐ型ドーパント（ボロン原子等）の濃度
は１０16〜１０19ｃｍ-3であることが好ましい。
【００５５】上記したｐ型ドーパントの濃度は、例え
ば、２次イオン質量分析法（ＳＩＭＳ）により測定する
ことが可能である。このＳＩＭＳにおいては、例えば、
以下の測定条件（ｐ型ドーパント分析）が好適に使用可
能である。
ば、２次イオン質量分析法（ＳＩＭＳ）により測定する
ことが可能である。このＳＩＭＳにおいては、例えば、
以下の測定条件（ｐ型ドーパント分析）が好適に使用可
能である。
【００５６】 （ｐ型ドーパント分析） （ｎ型ドーパント分析） １次イオン： Ｏ2 + Ｃs + 加速電圧： １５ｋＶ １０ｋＶ 電流： ２０００ｎＡ ５８０ｎＡ ラスタサイズ：２５０μｍ角 ２５０μｍ角 分析面積： 直径６２μｍφ ６２μｍφ （介在領域）図１の半導体素子においては、上記ｐ型ダ
イヤモンド層１１０とゲート電極１３０との間に、ｐ型
ドーパントとｎ型ドーパント（又はIV族元素）とを含む
ダイヤモンドからなる介在領域１４０が設けられてい
る。換言すれば、ｐ型ダイヤモンド層１１０とゲート電
極１３０との接触部近傍には、上記介在領域１４０が設
けられている。
イヤモンド層１１０とゲート電極１３０との間に、ｐ型
ドーパントとｎ型ドーパント（又はIV族元素）とを含む
ダイヤモンドからなる介在領域１４０が設けられてい
る。換言すれば、ｐ型ダイヤモンド層１１０とゲート電
極１３０との接触部近傍には、上記介在領域１４０が設
けられている。
【００５７】介在領域１４０の厚さは、５００〜２０ｎ
ｍであることがトランジスタ特性の点から好ましい。こ
の介在領域１４０の厚さは、例えば、ＳＩＭＳで深さ方
向の分析を行うことによって求めることが可能である。
ｍであることがトランジスタ特性の点から好ましい。こ
の介在領域１４０の厚さは、例えば、ＳＩＭＳで深さ方
向の分析を行うことによって求めることが可能である。
【００５８】介在領域に含まれるｎ型ドーパントとして
は、窒素原子が好ましく用いられる。半導体素子として
の特性の点からは、上記介在領域に含まれるｎ型ドーパ
ント（窒素原子等）の濃度は１０15ｃｍ-3以上であるこ
とが好ましい。このｎ型ドーパントの濃度が１０15ｃｍ
-3以上１０19ｃｍ-3未満の場合と、１０19ｃｍ-3以上の
場合とでは、介在領域におけるｎ型ドーパント由来のキ
ャリア濃度が大きく変化するので、該介在領域に要求さ
れる特性（抵抗率ないし絶縁性、ｎ型またはｐ型伝導性
等）に応じてｎ型ドーパント濃度を選択することが好ま
しい。
は、窒素原子が好ましく用いられる。半導体素子として
の特性の点からは、上記介在領域に含まれるｎ型ドーパ
ント（窒素原子等）の濃度は１０15ｃｍ-3以上であるこ
とが好ましい。このｎ型ドーパントの濃度が１０15ｃｍ
-3以上１０19ｃｍ-3未満の場合と、１０19ｃｍ-3以上の
場合とでは、介在領域におけるｎ型ドーパント由来のキ
ャリア濃度が大きく変化するので、該介在領域に要求さ
れる特性（抵抗率ないし絶縁性、ｎ型またはｐ型伝導性
等）に応じてｎ型ドーパント濃度を選択することが好ま
しい。
【００５９】上記したｎ型ドーパント等の濃度は、例え
ば、上記ＳＩＭＳにより測定することが可能である。こ
のＳＩＭＳにおいては、例えば、上記と同様の測定条件
（ｎ型ドーパント分析）を用いることができる。
ば、上記ＳＩＭＳにより測定することが可能である。こ
のＳＩＭＳにおいては、例えば、上記と同様の測定条件
（ｎ型ドーパント分析）を用いることができる。
【００６０】介在領域にボロン原子（ｐ型ドーパント）
と窒素原子（ｎ型ドーパント）がドーピングされている
場合、ドーピングされた窒素原子の濃度（ＣＮ）とボロ
ン原子の濃度（ＣＢ）とは、介在領域のｎ型伝導性の点
から、１００ＣＢ≧ＣＮ＞ＣＢの関係を有していること
が好ましく、更には１０ＣＢ≧ＣＮ＞ＣＢの関係を有し
ていることが好ましい。
と窒素原子（ｎ型ドーパント）がドーピングされている
場合、ドーピングされた窒素原子の濃度（ＣＮ）とボロ
ン原子の濃度（ＣＢ）とは、介在領域のｎ型伝導性の点
から、１００ＣＢ≧ＣＮ＞ＣＢの関係を有していること
が好ましく、更には１０ＣＢ≧ＣＮ＞ＣＢの関係を有し
ていることが好ましい。
【００６１】（他の実施態様）本発明の半導体素子の他
の実施態様を、図３の模式断面図に示す。
の実施態様を、図３の模式断面図に示す。
【００６２】この図３の態様においては、ｐ型ダイヤモ
ンド層が、（ドレイン電極１２０ａ側から）高濃度のｐ
型ドーパントを含む高濃度ドープ層１１１と、低濃度の
ｐ型ドーパントを含む低濃度ドープ層１１０ａとから構
成され、且つ、図１の介在領域１４０に代えて、（ゲー
ト電極１３０側から）絶縁性の層１４０ａと、これとは
ｐ型ドーパント濃度が異なるドーパント含有層１４０ｂ
が設けられている。図３の半導体素子は、このようにｐ
型ダイヤモンド層及び介在領域の構成が異なる以外は、
図１の半導体素子と同様の構成を有している。
ンド層が、（ドレイン電極１２０ａ側から）高濃度のｐ
型ドーパントを含む高濃度ドープ層１１１と、低濃度の
ｐ型ドーパントを含む低濃度ドープ層１１０ａとから構
成され、且つ、図１の介在領域１４０に代えて、（ゲー
ト電極１３０側から）絶縁性の層１４０ａと、これとは
ｐ型ドーパント濃度が異なるドーパント含有層１４０ｂ
が設けられている。図３の半導体素子は、このようにｐ
型ダイヤモンド層及び介在領域の構成が異なる以外は、
図１の半導体素子と同様の構成を有している。
【００６３】この図３の態様においては、高濃度のｐ型
ドーパントを含む高濃度ドープ層１１１（電気抵抗が小
さい）がドレイン電極１２０ａおよびソース電極１２０
ｂと接触しているため、これらの電極とのオーミック性
が向上し（直流抵抗分が小さくなり）、更に改良された
トランジスタ特性が容易に得られるという利点がある。
ドーパントを含む高濃度ドープ層１１１（電気抵抗が小
さい）がドレイン電極１２０ａおよびソース電極１２０
ｂと接触しているため、これらの電極とのオーミック性
が向上し（直流抵抗分が小さくなり）、更に改良された
トランジスタ特性が容易に得られるという利点がある。
【００６４】上記低濃度ドープ層１１０ａは、図１のｐ
型ダイヤモンド層１１０と同様のｐ型ドーパント濃度を
有していることが好ましく、また、上記高濃度ドープ層
１１１は、１０19〜１０21ｃｍ-3程度のｐ型ドーパント
濃度を有していることが好ましい。
型ダイヤモンド層１１０と同様のｐ型ドーパント濃度を
有していることが好ましく、また、上記高濃度ドープ層
１１１は、１０19〜１０21ｃｍ-3程度のｐ型ドーパント
濃度を有していることが好ましい。
【００６５】高濃度ドープ層１１１のｐ型ドーパント濃
度（ＣＰＨ）と低濃度ドープ層１１０ａのｐ型ドーパン
ト濃度（ＣＰＬ）との比（ＣＰＨ／ＣＰＬ）は、１０1
〜１０6 であることが好ましい。
度（ＣＰＨ）と低濃度ドープ層１１０ａのｐ型ドーパン
ト濃度（ＣＰＬ）との比（ＣＰＨ／ＣＰＬ）は、１０1
〜１０6 であることが好ましい。
【００６６】図３の態様の半導体素子の製造方法の一例
を、図４の模式断面図に示す。
を、図４の模式断面図に示す。
【００６７】図４の製造工程においては、図２の場合と
同様にｐ型ドーパントをドープした低濃度ドープ層１１
０ａを形成し、該低濃度ドープ層１１０ａ上に高濃度の
ドープ層１１１を更に形成した後、真性化した領域１４
０ａおよびｎ型ドーパント含有領域１４０ｂを形成して
いる。
同様にｐ型ドーパントをドープした低濃度ドープ層１１
０ａを形成し、該低濃度ドープ層１１０ａ上に高濃度の
ドープ層１１１を更に形成した後、真性化した領域１４
０ａおよびｎ型ドーパント含有領域１４０ｂを形成して
いる。
【００６８】図４を参照して、図２の製造工程と同様
に、絶縁性ダイヤモンド基板１０１上に、ｐ型ドーパン
トをドープしたダイヤモンドの膜を気相成長させて低濃
度ドープ層１１０ａを形成する。次いで、ｐ型ドーパン
ト含有ガスの流量ないし濃度を変化させて、上記低濃度
ドープ層１１０ａ上に、ｐ型ドーパントのドープ量が多
いダイヤモンドの膜を気相成長させ、高濃度（好ましく
は、ｐ型ドーパント濃度１０19〜１０21ｃｍ-3）のドー
プ層１１１を形成する（図４（ａ））。
に、絶縁性ダイヤモンド基板１０１上に、ｐ型ドーパン
トをドープしたダイヤモンドの膜を気相成長させて低濃
度ドープ層１１０ａを形成する。次いで、ｐ型ドーパン
ト含有ガスの流量ないし濃度を変化させて、上記低濃度
ドープ層１１０ａ上に、ｐ型ドーパントのドープ量が多
いダイヤモンドの膜を気相成長させ、高濃度（好ましく
は、ｐ型ドーパント濃度１０19〜１０21ｃｍ-3）のドー
プ層１１１を形成する（図４（ａ））。
【００６９】次に、図２の製造工程と同様に、上記高濃
度ドープ層１１１上にドレイン電極１２０ａおよびソー
ス電極１２０ｂを形成した後（図４（ｂ））、イオン注
入によって、ｎ型ドーパント又はIV族元素をドレイン電
極１２０ａ、ソース電極１２０ｂの間のドープ層１１０
ａ、１１１の所定の領域に導入することにより、絶縁性
の領域１４０ａと、該絶縁性領域１４０ａとはｐ型ドー
パント濃度が異なるドーパント含有層１４０ｂとを形成
している（図４（ｃ））。
度ドープ層１１１上にドレイン電極１２０ａおよびソー
ス電極１２０ｂを形成した後（図４（ｂ））、イオン注
入によって、ｎ型ドーパント又はIV族元素をドレイン電
極１２０ａ、ソース電極１２０ｂの間のドープ層１１０
ａ、１１１の所定の領域に導入することにより、絶縁性
の領域１４０ａと、該絶縁性領域１４０ａとはｐ型ドー
パント濃度が異なるドーパント含有層１４０ｂとを形成
している（図４（ｃ））。
【００７０】この図４（ｃ）の工程後に、熱アニール等
のアニール処理、及び／又は水素プラズマ処理を行うこ
とは、トランジスタ特性向上の点から好ましい。
のアニール処理、及び／又は水素プラズマ処理を行うこ
とは、トランジスタ特性向上の点から好ましい。
【００７１】上記のようにして領域１４０ａおよびｎ型
ドーパント含有領域１４０ｂを形成した後、図２の製造
工程と同様にして、絶縁性領域１４０ａ上に、ゲート電
極１３０をパターニングにより形成する（図４
（ｄ））。
ドーパント含有領域１４０ｂを形成した後、図２の製造
工程と同様にして、絶縁性領域１４０ａ上に、ゲート電
極１３０をパターニングにより形成する（図４
（ｄ））。
【００７２】このようにして得られたＦＥＴ（図３）に
おいては、電気抵抗の小さな高濃度ドープ層１１１が設
けられており、図１のＦＥＴと比較して直列抵抗分がよ
り小さくなっているため、より良好なトランジスタ特性
を得ることができる。また、図４に示した工程において
は、ｐ型ドーパント含有ガスの流量及び濃度を変化させ
ることにより、低濃度ドープ層１１０ａとは異なったｐ
型ドーパント濃度を有する高濃度ドープ層１１１を連続
的に形成することが可能となる。このようなドープ層の
連続形成により、製造プロセスを簡素化することができ
る。
おいては、電気抵抗の小さな高濃度ドープ層１１１が設
けられており、図１のＦＥＴと比較して直列抵抗分がよ
り小さくなっているため、より良好なトランジスタ特性
を得ることができる。また、図４に示した工程において
は、ｐ型ドーパント含有ガスの流量及び濃度を変化させ
ることにより、低濃度ドープ層１１０ａとは異なったｐ
型ドーパント濃度を有する高濃度ドープ層１１１を連続
的に形成することが可能となる。このようなドープ層の
連続形成により、製造プロセスを簡素化することができ
る。
【００７３】本発明の半導体素子の更に他の実施態様
を、図５の模式断面図に示す。
を、図５の模式断面図に示す。
【００７４】この図５の半導体素子においては、ゲート
電極１３０下の介在領域１５０が、ｐ型ダイヤモンド層
１１０上に設けられている以外は、図１の半導体素子と
同様の構成とされている。上記介在領域１５０は、ｎ型
ドーパントを含むダイヤモンドからなる。
電極１３０下の介在領域１５０が、ｐ型ダイヤモンド層
１１０上に設けられている以外は、図１の半導体素子と
同様の構成とされている。上記介在領域１５０は、ｎ型
ドーパントを含むダイヤモンドからなる。
【００７５】半導体素子としての特性の点からは、上記
介在領域１５０に含まれるｎ型ドーパント（窒素原子
等）の濃度は１０15ｃｍ-3以上であることが好ましい。
高抵抗の介在領域１５０が好ましい場合には、このｎ型
ドーパントの濃度は１０15ｃｍ-3以上１０19ｃｍ-3未満
が適当である。一方、低抵抗の介在領域１５０が好まし
い場合には、このｎ型ドーパント濃度は１０19ｃｍ-3以
上が適当である。また、介在領域１５０の厚さは、５０
０〜２０ｎｍであることが好ましい。
介在領域１５０に含まれるｎ型ドーパント（窒素原子
等）の濃度は１０15ｃｍ-3以上であることが好ましい。
高抵抗の介在領域１５０が好ましい場合には、このｎ型
ドーパントの濃度は１０15ｃｍ-3以上１０19ｃｍ-3未満
が適当である。一方、低抵抗の介在領域１５０が好まし
い場合には、このｎ型ドーパント濃度は１０19ｃｍ-3以
上が適当である。また、介在領域１５０の厚さは、５０
０〜２０ｎｍであることが好ましい。
【００７６】本発明の半導体素子の更に他の実施態様
を、図６の模式断面図に示す。
を、図６の模式断面図に示す。
【００７７】この図６の半導体素子においては、図５の
介在領域１５０に代えて、ゲート電極１３０下に、ダイ
ヤモンド・ノンドープ層１６０が設けられ、更に該ノン
ドープ層１６０の直下にｎ型ドーパントを含むダイヤモ
ンド層１７０が設けられている以外は、図５の半導体素
子と同様の構成とされている。
介在領域１５０に代えて、ゲート電極１３０下に、ダイ
ヤモンド・ノンドープ層１６０が設けられ、更に該ノン
ドープ層１６０の直下にｎ型ドーパントを含むダイヤモ
ンド層１７０が設けられている以外は、図５の半導体素
子と同様の構成とされている。
【００７８】半導体素子としての特性の点からは、上記
ｎ型ダイヤモンド層１７０に含まれるｎ型ドーパント
（窒素原子等）の濃度は１０15ｃｍ-3以上であることが
好ましい。高抵抗のｎ型層１７０が好ましい場合には、
このｎ型ドーパントの濃度は１０15ｃｍ-3以上１０19ｃ
ｍ-3未満が適当である。一方、低抵抗のｎ型層１７０が
好ましい場合には、このｎ型ドーパント濃度は１０19ｃ
ｍ-3以上が適当である。また、ノンドープ層１６０のの
厚さは、１０００〜１０ｎｍであることが好ましく、ｎ
型層１７０の厚さは、５００〜１０ｎｍであることが好
ましい。
ｎ型ダイヤモンド層１７０に含まれるｎ型ドーパント
（窒素原子等）の濃度は１０15ｃｍ-3以上であることが
好ましい。高抵抗のｎ型層１７０が好ましい場合には、
このｎ型ドーパントの濃度は１０15ｃｍ-3以上１０19ｃ
ｍ-3未満が適当である。一方、低抵抗のｎ型層１７０が
好ましい場合には、このｎ型ドーパント濃度は１０19ｃ
ｍ-3以上が適当である。また、ノンドープ層１６０のの
厚さは、１０００〜１０ｎｍであることが好ましく、ｎ
型層１７０の厚さは、５００〜１０ｎｍであることが好
ましい。
【００７９】
【実施例】以下、実施例により本発明を更に具体的に説
明する。
明する。
【００８０】実施例１（図１のＦＥＴの製造例） この実施例においては、基板１０１を絶縁性のものと
し、この基板１０１上にｐ型ドーパントをドープしたダ
イヤモンドの膜を形成してｐ型層１１０とし、更に該ｐ
型層１１０の所定の部分を真性化して介在領域１４０を
形成した。
し、この基板１０１上にｐ型ドーパントをドープしたダ
イヤモンドの膜を形成してｐ型層１１０とし、更に該ｐ
型層１１０の所定の部分を真性化して介在領域１４０を
形成した。
【００８１】すなわち、まず、抵抗率が１０10Ω・ｃｍ
以上の絶縁性のダイヤモンドの基板１０１上に、ボロン
（ｐ型ドーパント）をドープしたダイヤモンドの膜をマ
イクロ波ＣＶＤにより気相成長させて、ｐ型ダイヤモン
ド層１１０を形成した（図２（ａ））。この気相成長
は、以下のようにして行った。
以上の絶縁性のダイヤモンドの基板１０１上に、ボロン
（ｐ型ドーパント）をドープしたダイヤモンドの膜をマ
イクロ波ＣＶＤにより気相成長させて、ｐ型ダイヤモン
ド層１１０を形成した（図２（ａ））。この気相成長
は、以下のようにして行った。
【００８２】直径が約４６ｍｍの石英の反応管内に絶縁
性ダイヤモンド基板１０１を配置し、原料ガス及びその
流量を、水素流量１００ＳＣＣＭ、メタン流量４ＳＣＣ
Ｍ、ジボランＢ2 Ｈ6 （水素で１０ｐｐｍの濃度に希
釈）流量１００ＳＣＣＭとして、圧力を４０Ｔｏｏｒに
保った。放電のためのマイクロ波のパワーは４００Ｗ、
基板１０１の温度は８８０℃とした。２時間の放電でｐ
型ダイヤモンド層１１０は厚さ約１μｍに形成された。
この膜厚を薄くした場合、後のイオン注入の加速エネル
ギーを低くしても、同等なトランジスタ特性を得ること
ができた。
性ダイヤモンド基板１０１を配置し、原料ガス及びその
流量を、水素流量１００ＳＣＣＭ、メタン流量４ＳＣＣ
Ｍ、ジボランＢ2 Ｈ6 （水素で１０ｐｐｍの濃度に希
釈）流量１００ＳＣＣＭとして、圧力を４０Ｔｏｏｒに
保った。放電のためのマイクロ波のパワーは４００Ｗ、
基板１０１の温度は８８０℃とした。２時間の放電でｐ
型ダイヤモンド層１１０は厚さ約１μｍに形成された。
この膜厚を薄くした場合、後のイオン注入の加速エネル
ギーを低くしても、同等なトランジスタ特性を得ること
ができた。
【００８３】本実施例においては、ボロン原子の濃度が
１０ｐｐｍで膜厚６００ｎｍのｐ型ダイヤモンド層１１
０を絶縁性ダイヤモンド基板１０１上に形成した。
１０ｐｐｍで膜厚６００ｎｍのｐ型ダイヤモンド層１１
０を絶縁性ダイヤモンド基板１０１上に形成した。
【００８４】上記した水素希釈ジボランの流量及び濃度
を変化させた場合、膜の成長速度やドーパントの取り込
まれる量が変化し、形成されるダイヤモンド膜の不純物
濃度が変化した。水素希釈ジボランの流量及び濃度を、
１０ｐｐｍの希釈ガス、１ＳＣＣＭの条件から２００ｐ
ｐｍの希釈ガス、１０ＳＣＣＭまで変化させ、ｐ型ダイ
ヤモンド層１１０の不純物濃度を変化させた場合にも、
上記と同様に図１に示す構造のＦＥＴが得られた。メタ
ン流量は小さい（６ＳＣＣＭ以下）方が、良好なホモ接
合のエピタキシャル膜が形成された。メタン流量を変化
させた場合、膜の成長速度やボロン原子の取り込まれる
量が変化したが、ｐ型ダイヤモンド膜中のボロン原子の
濃度が、膜特性を決定する主な要因であった。
を変化させた場合、膜の成長速度やドーパントの取り込
まれる量が変化し、形成されるダイヤモンド膜の不純物
濃度が変化した。水素希釈ジボランの流量及び濃度を、
１０ｐｐｍの希釈ガス、１ＳＣＣＭの条件から２００ｐ
ｐｍの希釈ガス、１０ＳＣＣＭまで変化させ、ｐ型ダイ
ヤモンド層１１０の不純物濃度を変化させた場合にも、
上記と同様に図１に示す構造のＦＥＴが得られた。メタ
ン流量は小さい（６ＳＣＣＭ以下）方が、良好なホモ接
合のエピタキシャル膜が形成された。メタン流量を変化
させた場合、膜の成長速度やボロン原子の取り込まれる
量が変化したが、ｐ型ダイヤモンド膜中のボロン原子の
濃度が、膜特性を決定する主な要因であった。
【００８５】上記により得た試料をもとに、以下のよう
にしてＦＥＴを作製し、その特性を評価した。
にしてＦＥＴを作製し、その特性を評価した。
【００８６】ドレイン電極１２０ａ、およびソース電極
１２０ｂ（いずれも材質はＴｉ／Ｍｏ／Ａｕ、膜厚２０
／２０／１００ｎｍ）をフォトリソグラフィにより形成
した（図２（ｂ））。この際、後のイオン注入の際にマ
スクとなるようにドレイン電極１２０ａ、ソース電極１
２０ｂ上に、Ａｕ、Ａｌ、ＳｉＯ2 等の薄膜を同様にフ
ォトリソグラフィによりパターニングしておいた。
１２０ｂ（いずれも材質はＴｉ／Ｍｏ／Ａｕ、膜厚２０
／２０／１００ｎｍ）をフォトリソグラフィにより形成
した（図２（ｂ））。この際、後のイオン注入の際にマ
スクとなるようにドレイン電極１２０ａ、ソース電極１
２０ｂ上に、Ａｕ、Ａｌ、ＳｉＯ2 等の薄膜を同様にフ
ォトリソグラフィによりパターニングしておいた。
【００８７】次いで、窒素原子を、加速電圧２０〜２０
０ｋｅＶのイオン注入によってドレイン電極１２０ａ、
ソース電極１２０ｂの間のｐ型ダイヤモンド層１１０に
導入した（図２（ｃ））。このイオン注入により、窒素
原子はｐ型ダイヤモンド層１１０の一部に１０19〜１０
21ｃｍ-3程度ドープされ、この部分におけるｐ型層１１
０の不純物（ボロン原子）が補償されて電気的特性が著
しく変化した。この結果、層１１０が真性化して絶縁性
BR>を有するようになり、介在領域１４０が形成され
た。
０ｋｅＶのイオン注入によってドレイン電極１２０ａ、
ソース電極１２０ｂの間のｐ型ダイヤモンド層１１０に
導入した（図２（ｃ））。このイオン注入により、窒素
原子はｐ型ダイヤモンド層１１０の一部に１０19〜１０
21ｃｍ-3程度ドープされ、この部分におけるｐ型層１１
０の不純物（ボロン原子）が補償されて電気的特性が著
しく変化した。この結果、層１１０が真性化して絶縁性
BR>を有するようになり、介在領域１４０が形成され
た。
【００８８】その後、ゲート電極材料（Ａｌ）を上記に
より作製した試料上に蒸着（膜厚１００ｎｍ）し、フォ
トリソグラフィによりパターニングしてゲート電極１３
０を形成し（図２（ｄ））、ＭＩＳＦＥＴ構造の半導体
素子（ゲート長：５μｍ、ゲート幅：２０μｍ、ソース
−ゲート間隔：２μｍ、ドレイン−ゲート間隔：２μ
ｍ）を得た。
より作製した試料上に蒸着（膜厚１００ｎｍ）し、フォ
トリソグラフィによりパターニングしてゲート電極１３
０を形成し（図２（ｄ））、ＭＩＳＦＥＴ構造の半導体
素子（ゲート長：５μｍ、ゲート幅：２０μｍ、ソース
−ゲート間隔：２μｍ、ドレイン−ゲート間隔：２μ
ｍ）を得た。
【００８９】上記イオン注入時の加速エネルギーを変化
させ、ｐ型ダイヤモンド層１１０に体する窒素原子のド
ーズ量（ａｔ／ｃｍ2 ）を変化させて５種類のＦＥＴ試
料（ａ〜ｅ）を作製した。このように作製したＦＥＴ試
料について、相互コンダクタンス（ｇm ）、ピンチオフ
電圧（Ｖp ）、およびピンチオフ電流（Ｉp ）のそれぞ
れの特性を測定した。測定結果を下記表１に示す。
させ、ｐ型ダイヤモンド層１１０に体する窒素原子のド
ーズ量（ａｔ／ｃｍ2 ）を変化させて５種類のＦＥＴ試
料（ａ〜ｅ）を作製した。このように作製したＦＥＴ試
料について、相互コンダクタンス（ｇm ）、ピンチオフ
電圧（Ｖp ）、およびピンチオフ電流（Ｉp ）のそれぞ
れの特性を測定した。測定結果を下記表１に示す。
【００９０】
【表１】
【００９１】上記表１における「比較試料」は、図７の
模式断面図に示すような構造を有する試料であり、図１
のＦＥＴにおける介在領域１４０を形成する代わりに、
選択成長技術を用いて真性の層（ノンドープ・ダイヤモ
ンド層）２４０を形成したものである。このＦＥＴは、
絶縁性ダイヤモンド基板１０１上にｐ型ダイヤモンド層
２１０（ボロン原子濃度：１０17ｃｍ-3、膜厚１００ｎ
ｍ）を形成した後、このｐ型層２１０上にノンドープ・
ダイヤモンドの真性の層２４０（膜厚２００ｎｍ）を選
択成長させ、次いで、ドレイン電極２２０ａ、ソース電
極２２０ｂ、およびゲート電極２３０をフォトリソグラ
フィにより形成することにより作製したものである。
模式断面図に示すような構造を有する試料であり、図１
のＦＥＴにおける介在領域１４０を形成する代わりに、
選択成長技術を用いて真性の層（ノンドープ・ダイヤモ
ンド層）２４０を形成したものである。このＦＥＴは、
絶縁性ダイヤモンド基板１０１上にｐ型ダイヤモンド層
２１０（ボロン原子濃度：１０17ｃｍ-3、膜厚１００ｎ
ｍ）を形成した後、このｐ型層２１０上にノンドープ・
ダイヤモンドの真性の層２４０（膜厚２００ｎｍ）を選
択成長させ、次いで、ドレイン電極２２０ａ、ソース電
極２２０ｂ、およびゲート電極２３０をフォトリソグラ
フィにより形成することにより作製したものである。
【００９２】上記表１から明らかなように、図１の構造
を有する本発明のＦＥＴは、良好な特性を有し、且つ図
７の構造を有する「比較試料」よりも低い電圧で駆動で
きるものとなっている。上記した本発明のＦＥＴにおい
て、ｐ型ダイヤモンド層１１０のボロン原子の濃度は、
本実施例ないし実施例２以下のＦＥＴの特性に大きく関
与し、特性を決める主な要因になっていた。このｐ型層
１１０の成長時の圧力やマイクロ波パワーは、ｐ型層１
１０に取り込まれるボロン原子の量に変化を与えるた
め、成長時のこれらの値を変化させることにより、ＦＥ
Ｔの特性を変えることが可能であった。
を有する本発明のＦＥＴは、良好な特性を有し、且つ図
７の構造を有する「比較試料」よりも低い電圧で駆動で
きるものとなっている。上記した本発明のＦＥＴにおい
て、ｐ型ダイヤモンド層１１０のボロン原子の濃度は、
本実施例ないし実施例２以下のＦＥＴの特性に大きく関
与し、特性を決める主な要因になっていた。このｐ型層
１１０の成長時の圧力やマイクロ波パワーは、ｐ型層１
１０に取り込まれるボロン原子の量に変化を与えるた
め、成長時のこれらの値を変化させることにより、ＦＥ
Ｔの特性を変えることが可能であった。
【００９３】実施例２（図３のＦＥＴの製造例） この実施例においては、実施例１と同様に絶縁性ダイヤ
モンド層１０１上に、ボロンをドープしたｐ型ダイヤモ
ンドの層１１０ａを形成し、このｐ型層１１０ａの上に
高濃度のボロンドープ層１１１を更に形成した後、イオ
ン注入により真性化した介在領域１４０を形成した（図
４）。
モンド層１０１上に、ボロンをドープしたｐ型ダイヤモ
ンドの層１１０ａを形成し、このｐ型層１１０ａの上に
高濃度のボロンドープ層１１１を更に形成した後、イオ
ン注入により真性化した介在領域１４０を形成した（図
４）。
【００９４】すなわち、前述の実施例１と同様に、層１
０１上にボロンをドープしたダイヤモンドの膜を気相成
長させ、ｐ型ダイヤモンド層１１０ａ（ボロン原子濃
度：１０17ｍ-3、膜厚：１００ｎｍ）を形成した。次い
で、このｐ型層１１０ａの上に水素希釈ジボランの流量
及び濃度を変化させて、ボロンのドープ量が多いダイヤ
モンドの膜を気相成長させ、高濃度（１０19〜１０21ｃ
ｍ-3）のボロンドープ層１１１（膜厚：３００ｎｍ）を
形成させた（図４（ａ））。
０１上にボロンをドープしたダイヤモンドの膜を気相成
長させ、ｐ型ダイヤモンド層１１０ａ（ボロン原子濃
度：１０17ｍ-3、膜厚：１００ｎｍ）を形成した。次い
で、このｐ型層１１０ａの上に水素希釈ジボランの流量
及び濃度を変化させて、ボロンのドープ量が多いダイヤ
モンドの膜を気相成長させ、高濃度（１０19〜１０21ｃ
ｍ-3）のボロンドープ層１１１（膜厚：３００ｎｍ）を
形成させた（図４（ａ））。
【００９５】更に、実施例１と同様に、ドレイン電極１
２０ａ、ソース電極１２０ｂを形成した後（図４
（ｂ））、イオン注入によって、ドレイン電極１２０
ａ、ソース電極１２０ｂの間のｐ型ダイヤモンド層１１
０および高濃度ドープ層１１１に窒素原子を導入した
（図４（ｃ））。この実施例においてイオン注入条件
は、加速エネルギー２００ｋｅＶ、窒素原子のドーズ量
１０16ｃｍ-2とした。次いで、実施例１と同様にゲート
電極１３０をパターニングにより形成して図３に示す構
造のＦＥＴを得た（図４（ｄ））。介在層１４０は、電
気的に絶縁性（抵抗率：１０10Ω・ｃｍ以上）を有して
いた。
２０ａ、ソース電極１２０ｂを形成した後（図４
（ｂ））、イオン注入によって、ドレイン電極１２０
ａ、ソース電極１２０ｂの間のｐ型ダイヤモンド層１１
０および高濃度ドープ層１１１に窒素原子を導入した
（図４（ｃ））。この実施例においてイオン注入条件
は、加速エネルギー２００ｋｅＶ、窒素原子のドーズ量
１０16ｃｍ-2とした。次いで、実施例１と同様にゲート
電極１３０をパターニングにより形成して図３に示す構
造のＦＥＴを得た（図４（ｄ））。介在層１４０は、電
気的に絶縁性（抵抗率：１０10Ω・ｃｍ以上）を有して
いた。
【００９６】このようにして得られた図３のＦＥＴにお
いては、電気抵抗の小さな高濃度ボロンドープ層１１１
が設けられているため、図１のＦＥＴと比較して、直列
抵抗分が小さくなっており、図１のＦＥＴより良好な特
性が得られた。また、この実施例においては、水素希釈
ジボランの流量及び濃度を変化させることにより、ｐ型
ダイヤモンド層１１０ａとは異なった不純物濃度を有す
る高濃度ボロンドープ層１１１を連続的に形成して、製
造プロセスを簡素化することが可能であった。
いては、電気抵抗の小さな高濃度ボロンドープ層１１１
が設けられているため、図１のＦＥＴと比較して、直列
抵抗分が小さくなっており、図１のＦＥＴより良好な特
性が得られた。また、この実施例においては、水素希釈
ジボランの流量及び濃度を変化させることにより、ｐ型
ダイヤモンド層１１０ａとは異なった不純物濃度を有す
る高濃度ボロンドープ層１１１を連続的に形成して、製
造プロセスを簡素化することが可能であった。
【００９７】実施例３ この実施例においては、実施例２におけるゲート電極１
３０の形成前に、熱アニール処理を行った。
３０の形成前に、熱アニール処理を行った。
【００９８】すなわち、この実施例においては、図４の
製造工程において、実施例２と同様に窒素原子をイオン
注入して介在領域１４０を形成した後（図４（ｃ）の工
程後）に、熱アニール処理を行った。次いで、ゲート電
極１３０を形成して（図４（ｄ））ＦＥＴを作製した。
製造工程において、実施例２と同様に窒素原子をイオン
注入して介在領域１４０を形成した後（図４（ｃ）の工
程後）に、熱アニール処理を行った。次いで、ゲート電
極１３０を形成して（図４（ｄ））ＦＥＴを作製した。
【００９９】下記表２に、熱アニールすべき試料を上記
表１に示した「試料ｂ」の条件で作成し、上記アニール
処理をランプアニールで６０分間行った場合に得られた
ＦＥＴの特性を示したものである。この実施例において
は、上記アニール処理に基づき、より改良された特性が
得られた。
表１に示した「試料ｂ」の条件で作成し、上記アニール
処理をランプアニールで６０分間行った場合に得られた
ＦＥＴの特性を示したものである。この実施例において
は、上記アニール処理に基づき、より改良された特性が
得られた。
【０１００】
【表２】
【０１０１】実施例４ この実施例においては、実施例２におけるゲート電極１
３０の形成前に、水素プラズマ処理を行った。
３０の形成前に、水素プラズマ処理を行った。
【０１０２】すなわち、この実施例においては、図４の
製造工程において、実施例２と同様に窒素原子をイオン
注入して介在領域１４０を形成した後（図４（ｃ）の工
程後）に、水素プラズマ処理を行った。次いで、ゲート
電極１３０を形成して（図４（ｄ））ＦＥＴを作製し
た。
製造工程において、実施例２と同様に窒素原子をイオン
注入して介在領域１４０を形成した後（図４（ｃ）の工
程後）に、水素プラズマ処理を行った。次いで、ゲート
電極１３０を形成して（図４（ｄ））ＦＥＴを作製し
た。
【０１０３】下記表３に、水素プラズマ処理すべき試料
を上記表１に示した「試料ｂ」の条件で作成し、上記水
素プラズマ処理を１０分間行った場合に得られたＦＥＴ
の特性を示したものである。この実施例においては、上
記水素プラズマ処理に基づき、注入層（介在領域１４
０）の膜厚の減少が見られたが、トランジスタ特性は更
に改良された。
を上記表１に示した「試料ｂ」の条件で作成し、上記水
素プラズマ処理を１０分間行った場合に得られたＦＥＴ
の特性を示したものである。この実施例においては、上
記水素プラズマ処理に基づき、注入層（介在領域１４
０）の膜厚の減少が見られたが、トランジスタ特性は更
に改良された。
【０１０４】
【表３】
【０１０５】実施例５ この実施例においては、実施例１における窒素原子のイ
オン注入に代えてＮＨ3 プラズマ照射を行うことによ
り、ｐ型ダイヤモンド層１１０を真性化して介在領域１
４０を形成した。
オン注入に代えてＮＨ3 プラズマ照射を行うことによ
り、ｐ型ダイヤモンド層１１０を真性化して介在領域１
４０を形成した。
【０１０６】すなわち、実施例１と同様に、絶縁性ダイ
ヤモンド基板１０１上に、ボロンをドープしたダイヤモ
ンドの膜を気相成長させてｐ型ダイヤモンド層１１０
（ボロン原子濃度：１０17ｃｍ-3、膜厚：１００ｎｍ）
を形成した後（図２（ａ））、ドレイン電極１２０ａ、
ソース電極１２０ｂを形成して、図２（ｂ）に示す試料
を作製した。
ヤモンド基板１０１上に、ボロンをドープしたダイヤモ
ンドの膜を気相成長させてｐ型ダイヤモンド層１１０
（ボロン原子濃度：１０17ｃｍ-3、膜厚：１００ｎｍ）
を形成した後（図２（ａ））、ドレイン電極１２０ａ、
ソース電極１２０ｂを形成して、図２（ｂ）に示す試料
を作製した。
【０１０７】次いで、ＮＨ3 ガスをプラズマで分解し、
このプラズマを比較的高温で照射してプラズマ処理（１
２０分間）することにより、ドレイン電極１２０ａ、ソ
ース電極１２０ｂの間のｐ型ダイヤモンド層１１０に窒
素原子を導入して真性化した介在領域１４０を形成した
（図２（ｃ））。更に、実施例１と同様にゲート電極１
３０を形成して（図２（ｄ））ＦＥＴを得た。上記介在
層１４０は、電気的に絶縁性を有していた。
このプラズマを比較的高温で照射してプラズマ処理（１
２０分間）することにより、ドレイン電極１２０ａ、ソ
ース電極１２０ｂの間のｐ型ダイヤモンド層１１０に窒
素原子を導入して真性化した介在領域１４０を形成した
（図２（ｃ））。更に、実施例１と同様にゲート電極１
３０を形成して（図２（ｄ））ＦＥＴを得た。上記介在
層１４０は、電気的に絶縁性を有していた。
【０１０８】下記表４は、実施例１と同様の工程により
膜厚等のパラメータを同じにして作製した試料（図２
（ｂ））に、ＮＨ3 プラズマを生成する際のマイクロ波
のパワー及び処理温度を変化させてプラズマ処理を行っ
た場合に得られたＦＥＴの特性を示したものである。こ
の実施例においても、上述の実施例と同等の特性が得ら
れた。
膜厚等のパラメータを同じにして作製した試料（図２
（ｂ））に、ＮＨ3 プラズマを生成する際のマイクロ波
のパワー及び処理温度を変化させてプラズマ処理を行っ
た場合に得られたＦＥＴの特性を示したものである。こ
の実施例においても、上述の実施例と同等の特性が得ら
れた。
【０１０９】
【表４】
【０１１０】実施例６ 実施例１においてイオン注入した窒素に代えて、イオン
注入する元素を種々に変化させて、真性化した介在領域
１４０を形成した。
注入する元素を種々に変化させて、真性化した介在領域
１４０を形成した。
【０１１１】すなわち、実施例１と同様に、基板１０１
に、ボロンをドープしたダイヤモンドの膜を気相成長さ
せてｐ型ダイヤモンド層１１０（ボロン原子濃度：１０
17、膜厚：１００μｍ）を形成した後（図２（ａ））、
ドレイン電極１２０ａ、ソース電極１２０ｂを形成し
て、図２（ｂ）に示す試料を作製した。
に、ボロンをドープしたダイヤモンドの膜を気相成長さ
せてｐ型ダイヤモンド層１１０（ボロン原子濃度：１０
17、膜厚：１００μｍ）を形成した後（図２（ａ））、
ドレイン電極１２０ａ、ソース電極１２０ｂを形成し
て、図２（ｂ）に示す試料を作製した。
【０１１２】次いで、炭素、ケイ素、リンのそれぞれの
元素を、加速電圧２０〜２００ｋｅＶのイオン注入によ
って、ドレイン電極１２０ａ、ソース電極１２０ｂの間
の層１１０に導入した（図２（ｃ））。
元素を、加速電圧２０〜２００ｋｅＶのイオン注入によ
って、ドレイン電極１２０ａ、ソース電極１２０ｂの間
の層１１０に導入した（図２（ｃ））。
【０１１３】このイオン注入によりｐ型ダイヤモンド層
１１０が真性化して電気的特性が著しく変化して（リン
をイオン注入した場合、層１１０の不純物（ボロン）が
補償される）、イオン注入した部分が絶縁性を有するよ
うになり、介在領域１４０が形成された。
１１０が真性化して電気的特性が著しく変化して（リン
をイオン注入した場合、層１１０の不純物（ボロン）が
補償される）、イオン注入した部分が絶縁性を有するよ
うになり、介在領域１４０が形成された。
【０１１４】次いで、実施例１と同様にゲート電極１３
０を形成して（図２（ｄ））、ＦＥＴを得た。
０を形成して（図２（ｄ））、ＦＥＴを得た。
【０１１５】表５は、実施例１と同様の工程により膜厚
等のパラメータを同じにして作製した試料（図２
（ｂ））に、イオン注入する元素及び加速エネルギーを
種々変化させて介在領域１４０の形成を行った場合に得
られたＦＥＴの特性を示したものである。表５に示した
ように、この実施例においても実施例１と同等の特性が
得られた。
等のパラメータを同じにして作製した試料（図２
（ｂ））に、イオン注入する元素及び加速エネルギーを
種々変化させて介在領域１４０の形成を行った場合に得
られたＦＥＴの特性を示したものである。表５に示した
ように、この実施例においても実施例１と同等の特性が
得られた。
【０１１６】
【表５】
【０１１７】実施例７ 実施例６で得た試料（図２（ｂ））に６００℃、および
８００℃で６０分間、熱アニール処理を行った。この場
合にも、得られたＦＥＴに特性の劣化は実質的になく、
良好に動作特性が得られた。即ち、実施例６の製造工程
において、熱アニール処理を行ってからゲート電極１３
０を形成するようにしてデバイスを作製しても良いこと
が判明した。
８００℃で６０分間、熱アニール処理を行った。この場
合にも、得られたＦＥＴに特性の劣化は実質的になく、
良好に動作特性が得られた。即ち、実施例６の製造工程
において、熱アニール処理を行ってからゲート電極１３
０を形成するようにしてデバイスを作製しても良いこと
が判明した。
【０１１８】実施例８ 実施例１で得られたＦＥＴの各試料について、４端子法
によりその構造を調べたところ、これらのほとんどの試
料は図１の構造（予想された構造）を有していたが、一
部の試料（例えば試料ｃ）は、実際には図８に示す構造
を有していることが判明した。すなわち、図１における
介在領域１４０は、高抵抗層（絶縁層）１４０ｃと、低
抵抗ｎ型層１４０ｄとから構成されていた。
によりその構造を調べたところ、これらのほとんどの試
料は図１の構造（予想された構造）を有していたが、一
部の試料（例えば試料ｃ）は、実際には図８に示す構造
を有していることが判明した。すなわち、図１における
介在領域１４０は、高抵抗層（絶縁層）１４０ｃと、低
抵抗ｎ型層１４０ｄとから構成されていた。
【０１１９】そこで、図１のＦＥＴにおける介在領域１
４０を形成する代わりに、選択成長技術を用いてｎ型ダ
イヤモンド層１７０と、ノンドープ・ダイヤモンド層１
６０とをｐ型ダイヤモンド層１１０上に形成して、図６
の模式断面図に示すようなＦＥＴ試料を作製した。
４０を形成する代わりに、選択成長技術を用いてｎ型ダ
イヤモンド層１７０と、ノンドープ・ダイヤモンド層１
６０とをｐ型ダイヤモンド層１１０上に形成して、図６
の模式断面図に示すようなＦＥＴ試料を作製した。
【０１２０】この図６のＦＥＴは、絶縁性ダイヤモンド
基板１０１上にｐ型ダイヤモンド層１１０（ボロン原子
濃度：１０17ｃｍ-3、膜厚１００ｎｍ）を形成した後、
このｐ型層１１０上に、低抵抗ｎ型ダイヤモンド層１７
０（窒素原子濃度：１０19ｃｍ-3、膜厚１００ｎｍ）お
よびノンドープ・ダイヤモンド層１６０（膜厚２００ｎ
ｍ）をそれぞれ選択成長させ、次いで、ドレイン電極１
２０ａ、ソース電極１２０ｂ、およびゲート電極１３０
をフォトリソグラフィにより形成して作製した。
基板１０１上にｐ型ダイヤモンド層１１０（ボロン原子
濃度：１０17ｃｍ-3、膜厚１００ｎｍ）を形成した後、
このｐ型層１１０上に、低抵抗ｎ型ダイヤモンド層１７
０（窒素原子濃度：１０19ｃｍ-3、膜厚１００ｎｍ）お
よびノンドープ・ダイヤモンド層１６０（膜厚２００ｎ
ｍ）をそれぞれ選択成長させ、次いで、ドレイン電極１
２０ａ、ソース電極１２０ｂ、およびゲート電極１３０
をフォトリソグラフィにより形成して作製した。
【０１２１】このようにして得た図６のＦＥＴは、実施
例１のＦＥＴ（図１）程ではなかったが、「比較試料」
のＦＥＴ（図７）よりは良好なＦＥＴ特性を有している
ことが判明した。
例１のＦＥＴ（図１）程ではなかったが、「比較試料」
のＦＥＴ（図７）よりは良好なＦＥＴ特性を有している
ことが判明した。
【０１２２】実施例９ 実施例４で得られた試料（図３）について、温度を変化
させてそのＦＥＴ特性を調べたところ、実施例４のＦＥ
Ｔは、高温（５００℃）において特に図７の構造のＦＥ
Ｔ（比較試料）よりも非常に良好なＦＥＴ特性を有して
いることが判明した。更に、室温で絶縁性であると考え
られていた表面の介在領域（図３の層１４０ａ）の抵抗
率を測定したところ、高温（５００℃）においては低抵
抗であることが判明した。
させてそのＦＥＴ特性を調べたところ、実施例４のＦＥ
Ｔは、高温（５００℃）において特に図７の構造のＦＥ
Ｔ（比較試料）よりも非常に良好なＦＥＴ特性を有して
いることが判明した。更に、室温で絶縁性であると考え
られていた表面の介在領域（図３の層１４０ａ）の抵抗
率を測定したところ、高温（５００℃）においては低抵
抗であることが判明した。
【０１２３】そこで、図１のＦＥＴにおける介在領域１
４０を形成する代わりに、選択成長技術を用いてｎ型ド
ーパントを含むダイヤモンド層（窒素ドープ層）１８０
をｐ型ダイヤモンド層１１０上に形成して、図９の模式
断面図に示すようなＦＥＴ試料を作製した。上記窒素ド
ープ層１８０の窒素原子濃度は、１０15ｃｍ-3以上１０
19ｃｍ-3未満とした。
４０を形成する代わりに、選択成長技術を用いてｎ型ド
ーパントを含むダイヤモンド層（窒素ドープ層）１８０
をｐ型ダイヤモンド層１１０上に形成して、図９の模式
断面図に示すようなＦＥＴ試料を作製した。上記窒素ド
ープ層１８０の窒素原子濃度は、１０15ｃｍ-3以上１０
19ｃｍ-3未満とした。
【０１２４】この図９のＦＥＴは、絶縁性ダイヤモンド
基板１０１上にｐ型ダイヤモンド層１１０（ボロン原子
濃度：１０17ｃｍ-3、膜厚１００ｎｍ）を形成した後、
この層１１０上に、ｎ型ダイヤモンド層１８０（窒素原
子濃度：１０15ｃｍ-3以上１０19ｃｍ-3未満）を選択成
長させ、次いで、ドレイン電極１２０ａ、ソース電極１
２０ｂ、およびゲート電極１３０をフォトリソグラフィ
により形成して作製した。
基板１０１上にｐ型ダイヤモンド層１１０（ボロン原子
濃度：１０17ｃｍ-3、膜厚１００ｎｍ）を形成した後、
この層１１０上に、ｎ型ダイヤモンド層１８０（窒素原
子濃度：１０15ｃｍ-3以上１０19ｃｍ-3未満）を選択成
長させ、次いで、ドレイン電極１２０ａ、ソース電極１
２０ｂ、およびゲート電極１３０をフォトリソグラフィ
により形成して作製した。
【０１２５】この図９のＦＥＴ特性を、比較試料のＦＥ
Ｔ（図７；介在層２４０はノンドープ・ダイヤモンド
層）のＦＥＴ特性と比較した結果を下記表６に示す。
Ｔ（図７；介在層２４０はノンドープ・ダイヤモンド
層）のＦＥＴ特性と比較した結果を下記表６に示す。
【０１２６】
【表６】
【０１２７】窒素ドープ層１８０は室温では絶縁性であ
ったが、上記表６に示したように、高温（５００℃）で
は低抵抗であった。
ったが、上記表６に示したように、高温（５００℃）で
は低抵抗であった。
【０１２８】実施例１０ 図９に示したｎ型ダイヤモンド層１８０（窒素原子濃
度：１０15ｃｍ-3以上１０19ｃｍ-3未満）に代えて、ｎ
型ダイヤモンド層１９０（窒素原子濃度：１０19ｃ
ｍ-3）を形成した以外は実施例９と同様にして、図１０
の模式断面図に示す構造を有するＦＥＴを作製した。
度：１０15ｃｍ-3以上１０19ｃｍ-3未満）に代えて、ｎ
型ダイヤモンド層１９０（窒素原子濃度：１０19ｃ
ｍ-3）を形成した以外は実施例９と同様にして、図１０
の模式断面図に示す構造を有するＦＥＴを作製した。
【０１２９】この図１０のＦＥＴは、実施例９のＦＥＴ
（図９）程ではなかったが、「比較試料」のＦＥＴ（図
７；介在層２４０はノンドープ・ダイヤモンド層）より
は良好なＦＥＴ特性（ｇm ＝１０〜３０μＳ／ｍｍ）を
有していた。
（図９）程ではなかったが、「比較試料」のＦＥＴ（図
７；介在層２４０はノンドープ・ダイヤモンド層）より
は良好なＦＥＴ特性（ｇm ＝１０〜３０μＳ／ｍｍ）を
有していた。
【０１３０】
【発明の効果】上述したように本発明によれば、ダイヤ
モンド半導体の特性に基づき、キャリア移動度が大き
く、誘電率が小さく、破壊電圧が大きいという特性を有
するのみならず、チャネル領域とゲート電極との間に介
在領域（ｐ型又はｎ型ドーパント含有ダイヤモンド層）
が設けられた構造に基づき、ゲート電極からのリーク電
流が小さく良好なトランジスタ特性を有する半導体素子
が得られる。
モンド半導体の特性に基づき、キャリア移動度が大き
く、誘電率が小さく、破壊電圧が大きいという特性を有
するのみならず、チャネル領域とゲート電極との間に介
在領域（ｐ型又はｎ型ドーパント含有ダイヤモンド層）
が設けられた構造に基づき、ゲート電極からのリーク電
流が小さく良好なトランジスタ特性を有する半導体素子
が得られる。
【０１３１】上記構成を有する本発明の半導体素子によ
れば、更に、耐圧性が良好で、耐環境性（温度、出力
等）が高く、しかも周波数特性が良好という優れた特性
を得ることができる。
れば、更に、耐圧性が良好で、耐環境性（温度、出力
等）が高く、しかも周波数特性が良好という優れた特性
を得ることができる。
【０１３２】また、本発明においては、上記介在領域の
形成は自己整合的に行うことが容易であるため、ドレイ
ン電極及びソース電極の位置に対して正確に対応した介
在領域を形成することができ、より良好な特性を有する
半導体素子を容易に作製することができる。
形成は自己整合的に行うことが容易であるため、ドレイ
ン電極及びソース電極の位置に対して正確に対応した介
在領域を形成することができ、より良好な特性を有する
半導体素子を容易に作製することができる。
【図１】本発明の半導体素子の一実施態様の構成を示す
模式断面図である。
模式断面図である。
【図２】図１の半導体素子を製造するための工程の一例
を示す模式断面図である。
を示す模式断面図である。
【図３】本発明の半導体素子の他の実施態様を示す模式
断面図である。
断面図である。
【図４】図３の半導体素子を製造するための工程の一例
を示す模式断面図である。
を示す模式断面図である。
【図５】本発明の半導体素子の更に他の実施態様を示す
模式断面図である。
模式断面図である。
【図６】本発明の半導体素子の更に他の実施態様を示す
模式断面図である。
模式断面図である。
【図７】実施例において作製した「比較試料」の構成を
示す模式断面図である。
示す模式断面図である。
【図８】実施例で作製した本発明の半導体素子の構成を
示す模式断面図である。
示す模式断面図である。
【図９】実施例で作製した本発明の半導体素子の構成を
示す模式断面図である。
示す模式断面図である。
【図１０】実施例で作製した本発明の半導体素子の構成
を示す模式断面図である。
を示す模式断面図である。
１０１…絶縁性ダイヤモンド基板、１１０…ｐ型ダイヤ
モンド層、１１０ａ…低濃度ドープｐ型ダイヤモンド
層、１１１…高濃度ドープｐ型ダイヤモンド層、１２０
ａ…ドレイン電極、１２０ｂ…ソース電極、１３０…ゲ
ート電極、１４０…介在領域、１４０ａ…絶縁領域、１
４０ｂ…ｎ型ドーパント含有領域。
モンド層、１１０ａ…低濃度ドープｐ型ダイヤモンド
層、１１１…高濃度ドープｐ型ダイヤモンド層、１２０
ａ…ドレイン電極、１２０ｂ…ソース電極、１３０…ゲ
ート電極、１４０…介在領域、１４０ａ…絶縁領域、１
４０ｂ…ｎ型ドーパント含有領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−29610（ＪＰ，Ａ) 特開 平５−29609（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 29/786 H01L 29/808
Claims (20)
- 【請求項１】 ｐ型ドーパントを含むダイヤモンド層を
基板上に有し、前記ダイヤモンド層上にソース電極、ド
レイン電極およびゲート電極を有する半導体素子であっ
て、 前記ダイヤモンド層のうち前記ゲート電極との接触部近
傍には、少なくともｎ型ドーパントが含まれる 介在領域
が設けられていることを特徴とする半導体素子。 - 【請求項２】 前記ｐ型ドーパントがボロン原子である
請求項１記載の半導体素子。 - 【請求項３】 前記ｎ型ドーパントが窒素原子である請
求項１記載の半導体素子。 - 【請求項４】 前記介在領域が、１０15ｃｍ-3以上１０
19ｃｍ-3未満の範囲で窒素原子を含むダイヤモンドから
なる請求項３記載の半導体素子。 - 【請求項５】 前記介在領域が、窒素原子を１０19ｃｍ
-3以上含むダイヤモンドからなる請求項３記載の半導体
素子。 - 【請求項６】 前記介在領域が、窒素原子およびボロン
原子をドーパントとして含むダイヤモンドからなり、且
つ、窒素原子の濃度（ＣＮ）と、ボロン原子の濃度（Ｃ
Ｂ）とが１００ＣＢ≧ＣＮ＞ＣＢの範囲にある請求項３
記載の半導体素子。 - 【請求項７】 基板上にソース電極とドレイン電極とを
有し、これらの電極の間のチャネル領域がｐ型ダイヤモ
ンドを主成分とし、且つ、該チャネル領域とゲート電極
との間に、少なくともｎ型ドーパントがドーピングされ
たダイヤモンドからなる介在領域が設けられている半導
体素子であって、 前記ｎ型ドーパントが窒素原子であり、 前記介在領域が、窒素原子およびボロン原子をドーパン
トとして含むダイヤモンドからなり、且つ、窒素原子の
濃度（ＣＮ）と、ボロン原子の濃度（ＣＢ）とが１００
ＣＢ≧ＣＮ＞ＣＢの範囲にある半導体素子。 - 【請求項８】 窒素原子の濃度（ＣＮ）と、ボロン原子
の濃度（ＣＢ）とが１０ＣＢ≧ＣＮ＞ＣＢの範囲にある
請求項６または７記載の半導体素子。 - 【請求項９】 前記介在領域が、ｐ型ダイヤモンドにｎ
型ドーパントをイオン注入することにより形成される領
域である請求項１または７記載の半導体素子。 - 【請求項１０】 ｐ型ドーパントを含むダイヤモンド層
を基板上に有し、前記ダイヤモンド層上にソース電極、
ドレイン電極およびゲート電極を有する半導体素子であ
って、 前記ダイヤモンド層は、前記ドレイン電極の側から、第
１のｐ型ドーパント含有層と第２のｐ型ドーパント含有
層とを有しており、 前記第１ｐ型ドーパント含有層は、前記第２ｐ型ドーパ
ント含有層よりも高濃度のｐ型ドーパントを含み、 前記第１ｐ型ドーパント含有層のうち前記ゲート電極と
の接触部近傍には、絶縁性の層が設けられ、 前記第２ｐ型ドーパント含有層のうち前記絶縁性の層の
下には、ｎ型ドーパントを含有する層が設けられている
ことを特徴とする半導体素子。 - 【請求項１１】 前記ｎ型ドーパント含有層が、ｎ型ド
ーパントとして窒素原子を１０ 15 ｃｍ -3 以上１０ 19 ｃｍ
-3 未満の範囲で含むダイヤモンドからなる請求項１０記
載の半導体素子。 - 【請求項１２】 前記ｎ型ドーパント含有層が、ｎ型ド
ーパントとして窒素原子を１０ 19 ｃｍ -3 以上含むダイヤ
モンドからなる請求項１０記載の半導体素子。 - 【請求項１３】 前記ｎ型ドーパント含有層が、窒素原
子およびボロン原子をドーパントとして含むダイヤモン
ドからなり、且つ、窒素原子の濃度（ＣＮ）と、ボロン
原子の濃度（ＣＢ）とが１００ＣＢ≧ＣＮ＞ＣＢの範囲
にある請求項１０記載の半導体素子。 - 【請求項１４】 基板上にソース電極とドレイン電極と
を有し、これらの電極の間のチャネル領域がｐ型ダイヤ
モンドを主成分とし、且つ、該チャネル領域とゲート電
極との間に、ゲート電極側から、絶縁性の層と、ｎ型ド
ーパントを含有する層とが設けられていることを特徴と
する半導体素子であって、 前記ドーパント含有層が、窒素原子およびボロン原子を
ドーパントとして含む ダイヤモンドからなり、且つ、窒
素原子の濃度（ＣＮ）と、ボロン原子の濃度（ＣＢ）と
が１００ＣＢ≧ＣＮ＞ＣＢの範囲にある半導体素子。 - 【請求項１５】 窒素原子の濃度（ＣＮ）と、ボロン原
子の濃度（ＣＢ）とが１０ＣＢ≧ＣＮ＞ＣＢの範囲にあ
る請求項１３または１４記載の半導体素子。 - 【請求項１６】 前記絶縁層および前記ｎ型ドーパント
含有層が、ｐ型ダイヤモンドにｎ型ドーパントをイオン
注入することにより形成される層である請求項１０また
は１４記載の半導体素子。 - 【請求項１７】 基板上にソース電極とドレイン電極と
を有し、これらの電極の間のチャネル領域がｐ型ダイヤ
モンドを主成分とし、且つ、該チャネル領域とゲート電
極との間に、ｐ型ダイヤモンドへのイオン注入により形
成された絶縁性の領域が設けられていることを特徴とす
る半導体素子。 - 【請求項１８】 前記絶縁性の領域が、ｎ型ドーパント
として窒素原子を１０ 15 ｃｍ -3 以上１０ 19 ｃｍ -3 未満の
範囲で含むダイヤモンドからなる請求項１７記載の半導
体素子。 - 【請求項１９】 前記絶縁性の領域が、ｎ型ドーパント
として窒素原子を１０ 19 ｃｍ -3 以上含むダイヤモンドか
らなる請求項１７記載の半導体素子。 - 【請求項２０】 前記絶縁性の領域が、ｐ型ダイヤモン
ドへのｎ型ドーパント又はIV族元素のイオン注入により
形成された領域である請求項１７記載の半導体素子。
Priority Applications (6)
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|---|---|---|---|
| JP21628693A JP3269510B2 (ja) | 1992-09-14 | 1993-08-31 | 半導体素子 |
| US08/118,940 US5382809A (en) | 1992-09-14 | 1993-09-09 | Semiconductor device including semiconductor diamond |
| DE69323827T DE69323827T2 (de) | 1992-09-14 | 1993-09-10 | Diamant-Halbleiter und Verfahren zur Herstellung |
| DE69322565T DE69322565T2 (de) | 1992-09-14 | 1993-09-10 | Diamant-Halbleiteranordnung |
| EP93114590A EP0594994B1 (en) | 1992-09-14 | 1993-09-10 | Semiconductor diamond and process for producing the same |
| EP93114589A EP0588260B1 (en) | 1992-09-14 | 1993-09-10 | Diamond semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24472392 | 1992-09-14 | ||
| JP4-244723 | 1992-09-14 | ||
| JP21628693A JP3269510B2 (ja) | 1992-09-14 | 1993-08-31 | 半導体素子 |
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|---|---|
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ID=26521342
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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Families Citing this family (4)
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|---|---|---|---|---|
| JP2002118257A (ja) * | 2000-10-06 | 2002-04-19 | Kobe Steel Ltd | ダイヤモンド半導体装置 |
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