KR100404169B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 반도체 기판을 준비하는 단계와, 상기 반도체 기판 상에 고농도의 제 1 산화막과 고농도의 제 1 질화막을 순차적으로 각각 형성하는 단계와, 상기 고농도의 제 1 산화막과 제 1 질화막을 선택적으로 제거하여 게이트용 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 상기 제 1 질화막의 노출된 표면위에 저농도의 제 2 산화막과 저농도의 제 2 질화막을 순차적으로 각각 형성하는 단계와, 상기 고농도의 제 1 산화막 및 질화막들과 저농도의 제 2 산화막 및 질화막들을 열처리하여 상기 제 1 산화막 및 질화막 내의 불순물을 상기 반도체 기판 내에 확산시켜 제 1, 제 2 고농도 영역을 형성하고, 상기 제 2 산화막 및 질화막 내의 불순물을 상기 반도체 기판 내에 확산시켜 저농도 영역을 형성하는 단계와, 상기 제 1 산화막 및 질화막들과 제 2 산화막 및 질화막들을 상기 저농도 영역 전체와 제 1 및 제 2 고농도 영역들의 일부분 위에만 남도록 선택적으로 제거하여 매사 형태로 형성하는 단계와, 상기 제 1 및 제 2 고농도 영역의 노출된 표면에 각각 소오스 전극 및 드레인 전극을 형성하는 단계와, 상기 저농도 영역의 일부분만 노출되도록 상기 남아있는 제 2 산화막 및 질화막들을 선택적으로 제거하는 단계와, 상기 노출된 저농도 영역 상의 반도체 기판에 게이트 전극을 형성하는 단계와, 상기 제 1 산화막 및 질화막들과 제 2 산화막 및 질화막들을 제거하는 단계를 포함하여 이루어져, 공정단가를 감소시키고 제작수율을 높일 수 있게 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 활성층 형성시에 확산법을 이용하므로써 공정단가를 낮추고, 소자의 동작특성을 개선시킬 수 있도록 한 반도체소자의 제조방법에 관한 것이다.
일반적인 화합물 반도체에 있어서, 소자의 동작층의 형성시에 물질이 열에 약한 특성으로 화학기상증착(Chemical Vapor Deposition)법과 이온주입(Ion Implantation)을 이용하였다.
상기 화학기상증착법은 다원계 화합물 제조가 비교적 용이하며, 대량생산할 수 있는 MOCVD(Metal Organic Chemical Vapour Deposition)법이 이용되고 있다.
상기 MOCVD 방법은 3족의 원소로서 유기금속 화합물과 5족 원소의 수소 화합물을 원료로 하여 수소를 캐리어(Carrier) 기체로 사용하여 이 원료들이 반응관의 가열된 기판위에서 열분해되어 화학 반응이 이루어짐에 따라 고체상태의 에피결정층을 성장시키는 방법이다.
한편, 이온주입방법은 원자이온을 목표들의 표면을 뚫고 들어갈 만큼 큰 에너지를 갖게 하여 목표물속으로 넣어주는 것을 말한다.
GaAs 반도체에서는 n-type으로 Si를, p-type으로는 Be등을 이용하여 약 30~500KeV의 에너지를 사용하여 GaAs 표면밑으로 약 100~1000Å의 깊이까지 이온을 넣어 활성층을 형성한다.
이때, 이온이 주입되는 깊이는 이온의 에너지에 따라 조절되므로 사용 목적에 따라 적합한 깊이를 선택할 수 있다.
이러한 점에서 볼 때 종래의 MOCVD 방법은 다원계 화합물 제조가 용이하고, 대량 생산할 수 있는 장점은 있으나 증착한 에피층의 두께의 균일도면에서 약하기 때문에 이 성장법을 이용하여 디지털 IC(Dlgital IC)를 제작하는 경우에, 소자의 중요한 특성인 문턱전압의 균일도면에서 좋지 않으므로 전체적인 소자제작 수율이 낮아지고, 장비가 고가인 단점이 있다.
또한, 이온 주입법을 사용하는 경우에 활성층의 균일도면에서는 MOCVD법보다는 좋으며 양산성에 있어서도 좋은 특성을 갖고 있다.
그러나 정교한 이온주입의 조정을 위해서는 고가의 장비를 사용해야 하므로 생산단가가 높아진다.
또한 최근에는 소자에 있어서 활성층이 얇은 EFET(Enhancement mode Field Effect Transistor)의 제작이 요구되어짐에 따라 이온주입에 있어서 최소 에너지의 한계가 나타나기 때문에 그만큼 이온주입이 어렵게 된다.
한편, 일반적으로 MOSFET 소자의 전류와 전압의 특성은 정량적으로 아래와 같은 수식으로 정하여진다.
상기 식(1),(2)에서,
x : 제 1 도에서 소스 전극에서부터 거리,
y : 제 1 도에서 활성층 표면에서부터 아래 방향의 거리,
Id : 드레인 전류,
Z : 게이트 폭,
Q : 전자의 전하량,
V(x) : x위치에서의 전자의 이동속도,
N(x) : y길이에서의 전자의 불순물농도,
h(x) : 활성층내에서 게이트전압에 의하여 전자농도가 결핍된 깊이,
ε0: 활성층의 유전율이다.
상기 식(2)에서 게이트 전압과 활성층내의 전압 차이 V(h(x))이 인가되었을 때 전자 농도가 결핍되는 깊이 h(x)를 구하고, 이를 이용하여 식(1)에서 드레인 전류(Id)를 얻을 수 있다.
여기서 활성층내의 전압은 기생저항(Rs)에 의해 전압강하가 이루어진 다음에 생기는 전압이므로 이에 의한 영향성분이 아래와 같은 특성상의 차이를 야기시킨다.
즉, 기생저항 Rs가 증가시에 드레인 전류를 감소시킴은 물론 전달 전도도를 감소시키므로써 소자의 이득이 줄어드는 결과를 초래하게 된다.
종래 반도체소자의 제조방법을 설명하면 다음과 같다.
제 1도의 (a)~(d)는 종래 반도체소자의 제조공정 단면도이다.
종래 반도체소자의 제조방법은, 먼저 제 1도의 (a)에 도시된 바와 같이, 반도체 기판(1)을 준비하고, 상기 반도체기판(1)에 에피텍셜 성장법으로 활성층(2)과n+불순물 영역(3)을 각각 형성한다.
이어서 제 1도의 (b)에 도시된 바와 같이, 상기 활성층(2)과 n+불순물 영역(3) 부분을 선택적으로 제거하여 반도체기판(1)을 메사(mesa) 형태로 형성한다.
그다음 제 1도의 (c)에 도시된 바와 같이, 상기 n+불순물 영역(3a)과 활성층(2a) 및 메사 형태의 반도체 기판(1)의 노출된 표면위에 금속물질을 증착하고, 사진석판술(photolithography) 및 식각공정에 의해 상기 금속물질을 선택적으로 제거하여 소오스전극(4a) 및 드레인전극(4b)을 각각 형성한다.
이어서 제 1도의 (d)에 도시된 바와 같이, 상기 n+불순물 영역(3a) 상부의 노출된 표면위에 게이트 전극(5)를 형성하므로써 반도체소자 제조를 완료한다.
상기에서 설명한 바와 같이, 종래 반도체소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.
종래 반도체소자의 제조방법에 있어서는 활성층 형성시에 에피성장법 및 이온주입법을 사용하는데, 특히 MOCVD법을 이용한 에피성장법을 사용하는 경우에 증착한 에피층의 두께의 균일도 면에서 약하고, 소자의 중요한 특성인 문턱전압의 균일도면에서 좋지 않아 전체적인 소자제작 수율이 낮아진다.
또한 고가인 장비를 사용하기 때문에 공정단가가 높아진다.
그리고 이온주입법을 사용하는 경우에 정교한 이온주입의 조정이 필요하기 때문에 고가의 장비를 사용해야하므로 생산단가가 높아진다.
더욱이 최근에는 소자에 있어서 활성층이 얇은 EFET의 제작이 요구됨을 감안 할 때 이온주입에 있어서 최소 에너지의 한계가 나타나기 때문에 정확한 제조공정을 수행하기 어려운 단점이 있다.
본 발명은 상기 종래 문제점을 해소하기 위하여 안출된 것으로. 활성층을 확산법으로 형성하여 공정단가의 감소는 물론 제작수율을 높일 수 있도록 한 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또 하나의 목적은 기생저항의 값을 줄여 소자의 동작특성을 개선시킬 수 있도록 한 반도체소자의 제조방법을 제공함에 있다.
제 1도의 (a) 내지 (d)는 종래 반도체소자의 제조공정 단면도
제 2도의 (a) 내지 (1)은 본 발명에 따른 반도체 소자의 제조공정 단면도
도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12,12a : 제 1 고농도 산화막
12b : 제 1 임시 산화막 13,13a : 제 1 고농도 질화막
13b : 제 1 임시 질화막 14,14a : 제 1 감광막
15 : 콘택홀 16,16a : 제 2 저농도 산화막
16b : 제 2 임시 산화막 17,17a : 제 2 저농도 질화막
17b : 제 2 임시 질화막 18a : 제 1 고농도 영역
18b : 제 2 고농도 영역 18c : 저농도 영역
19,19a : 제 2 감광막 20a : 소오스 전극
20b : 드레인 전극 20c : 임시금속층
21,21a : 제 3 감광막 22a : 게이트 전극
22b : 임시금속층
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체 기판을 준비하는 단계와, 상기 반도체 기판 상에 고농도의 제 1 산화막과 고농도의 제 1 질화막을 순차적으로 각각 형성하는 단계와, 상기 고농도의 제 1 산화막과 제 1 질화막을 선택적으로 제거하여 게이트용 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 상기 제 1 질화막의 노출된 표면위에 저농도의 제 2 산화막과 저농도의 제 2 질화막을 순차적으로 각각 형성하는 단계와, 상기 고농도의 제 1 산화막 및 질화막들과 저농도의 제 2 산화막 및 질화막들을 열처리하여 상기 제 1 산화막 및 질화막 내의 불순물을 상기 반도체 기판 내에 확산시켜 제 1, 제 2 고농도 영역을 형성하고, 상기 제 2 산화막 및 질화막 내의 불순물을 상기 반도체 기판 내에 확산시켜 저농도 영역을 형성하는 단계와, 상기 제 1 산화막 및 질화막들과 제 2 산화막 및 질화막들을 상기 저농도 영역 전체와 제 1 및 제 2 고농도 영역들의 일부분 위에만 남도록 선택적으로 제거하여 메사 형태로 형성하는 단계와, 상기 제 1 및 제 2 고농도 영역의 노출된 표면에 각각 소오스 전극 및 드레인 전극을 형성하는 단계와, 상기 저농도 영역의 일부분만 노출되도록 상기 남아있는 제 2 산화막 및 질화막들을 선택적으로 제거하는 단계와, 상기 노출된 저농도 영역 상의 반도체기판에 게이트 전극을 형성하는 단계와, 상기 제 1 산화막 및 질화막들과 제 2 산화막 및 질화막들을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
본 발명은 첨부된 도면을 참조하여 상세히 설명한다.
제 2도의 (a)~(l)은 본 발명에 따른 반도체소자의 제조공정 단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 먼저 제 2도의 (a)에 도시된 바와 같이, 반도체 기판(11)을 준비하고, 상기 반도체기판(11) 위에 고농도의 제 1 산화막(12)과, 상기 제 1 산화막(12) 위에 고농도의 제 1 질화막(13)을 각각 증착한다.
이어서 상기 제 1 질화막(13)위에 제 1 감광막(14)을 도포한다.
그다음 제 2도의 (b)에 도시된 바와 같이, 노광 및 현상공정에 의해 상기 제 1 감광막(14)을 선택적으로 제거하여 콘택부분을 정의한다.
이어서 선택적으로 제거되고 남은 상기 감광막(14a)을 마스크로 사진석판술(photolithography) 및 식각공정에 의해 상기 제 1 질화막(13)과 제 1 산화막(12)을 선택적으로 제거하여 게이트용 콘택홀(15)을 형성한다.
그다음 제 2도의 (c)에 도시된 바와 같이, 상기 제 1 감광막(14a)을 제거하고, 상기 콘택홀(15)을 포함한 상기 제 1 질화막(13a)의 노출된 표면위에 저농도의 제 2 산화막(16)과 상기 제 2 산화막(16)위에 저농도의 제 2 질화막(17)을 각각 증착한다.
이어서 제 2도의 (d)에 도시된 바와 같이, 상기 여러 층들이 형성된 웨이퍼를 수백 ℃의 온도의 퍼니스(furnace) 내에서 일정시간 동안 열처리하여 상기 절연기판(11)에 제 1 및 제 2 고농도 영역(18a)(18b)과 저농도 영역(18c)을 각각 형성한다.
이때 상기 제 1 및 제 2 고농도 영역(18a)(18b)들은 상기 제 1 산화막(12a)과 제 1 질화막(13a) 내의 불순물이 기판(11)내에 급준성있게 분포되어 형성된다.
또한 상기 저농도 영역(18c)은 상기 제 2 산화막(16)과 제 2 질화막(17) 내의 불순물이 기판(11)내에 급준성있게 분포되어 형성된다.
그다음 상기 기판의 제 2 질화막(17)위에 제 2 감광막(19)을 도포한다.
이어서, 제 2도의 (e)에 도시된 바와 같이, 노광 및 현상공정에 의해 상기 제 2 감광막(19)을 상기 저농도 영역(18c) 전체를 포함한 제 1 및 제 2 고농도 영역(18a)(18b)의 일부분(19a) 상부에만 남도록 선택적으로 제거하여 소오스/드레인용 콘택부분을 정의한다.
그다음 제 2도의 (f)에 도시된 바와 같이, 상기 제 2 감광막(19a)을 마스크로 사진석판술 및 식각공정에 의해 상기 제 2 질화막(17)과 제 2 산화막(16) 및 제 1 질화막(13a)과 제 1 산화막(12a)을 메사형태가 되도록 선택적으로 제거하여 제 2 임시 질화막(17a)과 제 2 임시 산화막(16a) 및 제 1 임시 질화막(13b)과 제 1 임시산화막(12b)만 남도록 한다.
이어서 제 2도의 (g)에 도시된 바와 같이, 상기 제 2 감광막(19a)을 포함한 상기 제 1 및 제 2 고농도 영역(18a)(18b)의 노출된 표면위에 금속물질을 증착하고, 상기 리프트오프(lift-off)법으로 상기 제 2 감광막(19a)과 그 위에 형성된 임시금속층(20c) 부분을 선택적으로 제거한 후 소오스/드레인 전극(20a)(20b)을 각각 형성한다.
그다음 제 2도의 (h)에 도시된 바와 같이, 상기 소오스/드레인 전극(20a)(20b)을 포함한 상기 제 2 임시질화막(17a)의 노출된 표면위에 제 3 감광막(21)을 도포한다.
이어서 노광 및 현상공정에 의해 상기 제 3 감광막(21)은 선택적으로 제거하여 게이트용 콘택부분을 정의한다.
그다음 제 2도의 (j)에 도시된 바와 같이, 선택적으로 제거되고 남은 상기 제 3 감광막(21a)을 마스크로 사진석판술 및 식각공정에 의해 상기 제 2 임시 질화막(17a)과 제 2 임시 산화막(16a)을 선택적으로 제거하여 상기 저농도 영역(18c)의 일부분이 노출되도록 한다.
이어서 제 2도의 (k)에 도시된 바와 같이, 상기 제 3 감광막(21a)을 포함한 상기 저농도 영역(18c)의 노출된 표면위에 금속물질(22a)을 증착한다.
그다음 제 2도의 (1)에 도시된 바와 같이, 리프트오프(lift-off)법을 이용하여 상기 감광막(21a)을 포함한 그 위에 형성된 임시금속층(22b) 부분 및 상기 제 2 임시 질화막(17b)과 제 2 임시 산화막(16b) 및 상기 제 1 임시 질화막(13b)과 제 1임시 산화막(12b)을 제거하여 게이트 전극(22a)을 형성하므로써 반도체소자의 제조를 완료한다.
상기에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법에 있어 서는 다음과 같은 효과가 있다.
첫째, 본 발명에 따른 반도체소자의 제조방법에 있어서는 절연막을 이용한 확산법으로 소자의 활성층을 형성할 수 있어 공정단가를 낮출 수 있다.
즉, 상기 확산법을 이용한 활성층 형성 공정은 얇은 활성층 형성이 가능하고, 불순물의 급준성을 향상시킬 수 있음은 물론 고가의 제조장비를 사용하지 않아도 되므로 공정단가를 낮출 수 있다.
둘째, 본 발명에 따른 반도체소자의 제조방법에 있어서는 소자의 기생저항인 일부 영역만을 도핑농도를 높일 수 있으므로 소자의 동작전류를 높일 수 있고, 소자의 이득을 향상시킬 수 있다.
Claims (1)
- 반도체 기판을 준비하는 단계;상기 반도체 기판 상에 고농도의 제 1 산화막과 고농도의 제 1 질화막을 순차적으로 각각 형성하는 단계;상기 고농도의 제 1 산화막과 제 1 질화막을 선택적으로 제거하여 게이트용 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 상기 제 1 질화막의 노출된 표면위에 저농도의 제 2 산화막과 저농도의 제 2 질화막을 순차적으로 각각 형성하는 단계;상기 고농도의 제 1 산화막 및 질화막들과 저농도의 제 2 산화막 및 질화막들을 열처리하여 상기 제 1 산화막 및 질화막 내의 불순물을 상기 반도체 기판 내에 확산시켜 제 1, 제 2 고농도 영역을 형성하고, 상기 제 2 산화막 및 질화막 내의 불순물을 상기 반도체 기판 내에 확산시켜 저농도 영역을 형성하는 단계;상기 제 1 산화막 및 질화막들과 제 2 산화막 및 질화막들을 상기 저농도 영역 전체와 제 1 및 제 2 고농도 영역들의 일부분 위에만 남도록 선택적으로 제거하여 메사 형태로 형성하는 단계;상기 제 1 및 제 2 고농도 영역의 노출된 표면에 각각 소오스 전극 및 드레인 전극을 형성하는 단계;상기 저농도 영역의 일부분만 노출되도록 상기 남아있는 제 2 산화막 및 질화막들을 선택적으로 제거하는 단계;상기 노출된 저농도 영역 상의 반도체 기판에 게이트 전극을 형성하는 단계;그리고상기 제 1 산화막 및 질화막들과 제 2 산화막 및 질화막들을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
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1996
- 1996-01-26 KR KR1019960001737A patent/KR100404169B1/ko not_active IP Right Cessation
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