KR101050602B1 - 스트레인드 실리콘에서 결함 감소를 위한 질소계 주입의반도체 장치 형성 방법, 트랜지스터 형성 방법, 및 반도체장치 - Google Patents

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Abstract

기판의 항복 강도 또는 탄력성이 증가되거나 적응되는 반도체 기판(202)에 트랜지스터(200)가 제작된다. 트랜지스터 위에 스트레인 유도 층(236)이 형성되어 트랜지스터 동작 특성을 바꾸고, 더욱 상세하게는 트랜지스터 내에서 캐리어의 이동도를 증가시키기 위한 스트레인(strain)을 가한다. 캐리어 이동도를 증가시키는 것은 트랜지스터 치수가 감소되는 동시에 또한 트랜지스터가 원하는 대로 동작하도록 허용한다. 그러나, 트랜지스터를 제작하는 데 관련되는 높은 스트레인 및 온도는 유해한 가소성 변형을 낳는다. 실리콘 기판의 항복 강도는 따라서 질소를 기판에 포함시키고, 보다 상세하게는 트랜지스터의 소스/드레인 확장 영역(220, 222) 및/또는 소스/드레인 영역(228, 230)에 포함시킴으로써 적응된다. 질소는 트랜지스터 제작 동안에 소스/드레인 확장 영역 형성 및/또는 소스/드레인 영역 정보의 일부로서 첨가되어 쉽게 포함될 수 있다. 기판의 증가된 항복 강도는 스트레인 유도 층 때문에 트랜지스터의 가소성 변형을 경감한다.
항복 강도(yield strength), 스트레인 유도 층(strain inducing layer), 소스/드레인 확장 영역, 소스/드레인 영역, 어닐링(anneal),

Description

스트레인드 실리콘에서 결함 감소를 위한 질소계 주입의 반도체 장치 형성 방법, 트랜지스터 형성 방법, 및 반도체 장치{NITROGEN BASED IMPLANTS FOR DEFECT REDUCTION IN STRAINED SILICON}
본원의 개시는 일반적으로 반도체 기술에 관한 것이며, 보다 상세하게는 기판 항복 강도(yield strength)를 적응시키기 위한 질소 활용에 관한 것이다.
반도체 산업에는, 보다 높은 장치 집적도(device densities)를 갖는 집적 회로(ICs)를 생산하고자 하는 경향이 있다. 이를 위해, 반도체 웨이퍼 상에서 치수(dimensions)를 축소(scaling down)하는(예를 들면, 미크론 미만(submicron) 레벨) 방면으로의 노력이 있었고 지금도 계속되고 있다. 이런 고 집적도를 달성하기 위해, 예를 들면, 금속 상호접속부(interconnects) 또는 리드(leads) 등의, 보다 작은 피쳐 사이즈, 피쳐와 레이어들 간의 보다 작은 분리부(separations), 및/또는 보다 정확한 피쳐 형상(feature shapes)이 요구된다. 집적 회로 치수의 축소는 보다 빠른 회로 성능 및/또는 전환 속도(switching speeds)를 촉진할 수 있어서, 예를 들면, 반도체 다이(die)에 더 많은 회로를, 및/또는 반도체 웨이퍼당 더 많은 다이를 제공하거나 '패킹(packing)'함으로써 IC 제조 공정에서 보다 더 효과적인 수율(yield)을 낳을 수 있다.
반도체 기술에서의 일 기초적 빌딩 블록(building block)은 MOS(metal oxide semiconductor) 트랜지스터이다. MOS 트랜지스터는 예를 들면, 실리콘과 같은 반도체 기판(12)에서 일반적으로 형성된다(도 1). 이러한 트랜지스터(10)는 일반적으로 반도체 기판(12) 내의 소스(14) 및 드레인(16) 영역, 및 기판(12) 내에서 소스(14) 및 드레인(16) 영역 사이에 정의되는 채널 영역(18)을 포함한다. 채널 영역(18)의 위쪽에 게이트 구조 즉, 스택(20)이 형성된다. 게이트 구조(20)는 게이트 유전체(gate dielectric) 즉, 전기적 절연 물질로 된 얇은 레이어(22), 및 게이트 유전체(22)를 덮고있는(overlying) 게이트 전극(gate electrode) 즉, 전기적 도전 물질로 된 층(24)을 포함한다. 소스(14) 및 드레인(16) 영역과 결합된 확장 영역(28)의 스페이싱을 돕기 위해 측벽 스페이서(sidewall spacers)(26)가 게이트 구조(20)의 횡방향 에지(lateral edges)에 상주한다. 측벽 스페이서(26)는 또한 게이트 구조(20)의 측벽을 보호하는 역할을 한다. 채널 영역(18)은 관련 길이(associated length) "L"을 갖고, 트랜지스터(10)가 채널(18)을 횡단하여 확장하는 길이는 트랜지스터 너비 "W"로 불린다.
트랜지스터(10)를 활성화시키기 위해, 바이어스 전압(a bias viltage)이 게이트 전극(24)에 인가되어 전류가 채널(18) 내로 흐르게 한다. 주어진 바이어스 전압에 전개되는(developed) 전류의 양은, 트랜지스터(10)의 너비 대 길이 비(W/L)의 함수이며, 채널(18) 내 캐리어의 이동도(mobility of carriers)도 마찬가지로 W/L의 함수임이 이해될 것이다. 예를 들면, 캐리어가 보다 높은 이동도를 갖는 경우에 전류가 채널(18) 내에서 보다 쉽게 전개될 수 있다. 이는, 보다 빠른 회로 동작 및/또는 동작들을, 예를 들면 (전력을 유지(conserve)하기 위한) 보다 낮은 바이어스 전압에서 허용한다. 그러나, 패킹 집적도를 높이기 위해 치수가 줄어들수록, 트랜지스터 너비 "W" 및/또는 채널 길이 "L"은 줄어든다. 이러한 치수의 감소는, 보다 느린 트랜지스터 동작들(예를 들면, 전환 속도 감소 등)과 같은, 각종 성능 문제점을 일으킬 수 있다.
따라서, 캐리어 이동도를 촉진하면서 제품 스케일링(device scaling)도 돕는 기술이 바람직하겠다.
본원에서의 개시는 트랜지스터가 형성된 기판의 항복 강도(yield strength) 또는 탄력성(elasticity)을 강화하거나 또는 적응시키는 것에 관한 것이다. 기판의 항복 강도는 기판에, 그리고 보다 상세하게는 트랜지스터의 소스/드레인 확장 영역 및/또는 소스/드레인 영역에 질소를 포함시킴으로써 적응된다. 소스/드레인 확장 영역 형성 및/또는 소스/드레인 영역 형성의 일부로서 질소를 추가함으로써, 트랜지스터 제조 중에 질소가 기판에 쉽게 포함될 수 있다. 스트레인 유도 층(strain inducing layer)은 트랜지스터 위에 형성되어, 트랜지스터 동작 특성을 바꾸기 위한, 더 상세하게는 트랜지스터 내에서 캐리어의 이동도를 증가시키기 위한 스트레인(strain)을 트랜지스터에 적용한다. 캐리어 이동도를 증가시키는 것은 트랜지스터로 하여금 크기 면에서는 축소되도록 허용하는 동시에 인가된 바이어스 전압에 응답하여 원하는 전류가 전개되게끔 또한 허용한다. 기판의 항복 강도 증가는 스트레인 유도 층에서 기인하는 트랜지스터의 가소성 변형(plastic deformation)을 경감한다.
본 발명의 하나 이상의 양태 또는 실시예에 따라, 트랜지스터를 형성하는 방법이 개시된다. 본 방법은 반도체 기판의 항복 강도를 적응시키는 단계, 반도체 기판 상에 트랜지스터를 형성하는 단계 및 트랜지스터의 하나 이상의 부분 내의 스트레인(strain)을 줄이는 단계를 포함한다.
도 1은 MOS 트랜지스터의 원근도.
도 2는 본원에 기재된 개시에 따른 MOS 트랜지스터의 형성(formation)을 도시하는 단면도.
도 3은 본원에 기재된 개시에 따른 MOS 트랜지스터의 형성을 도시하는 또 다른 단면도.
도 4는 본원에 기재된 개시에 따라 형성된 MOS 트랜지스터를 단면으로 도시하는 도면.
MOS 트랜지스터의 채널 내의 스트레인(strain)의 유도는 캐리어 이동도(carrier mobility)를 촉진하는데, 이는 트랜지스터 동작을 증대시키는 것이다. 따라서, 본 개시는 MOS 트랜지스터 위에 스트레인 유도 물질로 된 층을 형성하는 것을 제공한다. 그러나, 스트레인 유도 층의 구현은 트랜지스터 상에서 역효과를 가질 수 있다. 예를 들면, 스트레인 유도 층에 의해 트랜지스터에 인가된 스트레인(strain)은 트랜지스터가 형성된 기판의 항복 강도 또는 탄력성(elasticity)을 초과할 수 있다. 그로써, 기판은 가소성으로 변형(deformed)되거나 손상(damaged)될 수 있어서 트랜지스터가 바람직하지 않게 동작을 하게 한다(예를 들면, 소스 및 드레인 영역들이 "쇼트(shorted)"될 수 있음). 따라서, 본원에서의 개시는 기판의 항복 강도를 증가시키기 위해 또한 질소를 기판에 포함시킨다.
도 2를 참조하면, 본원에 기재된 개시에 따른 MOS 트랜지스터(200)의 형성이 설명된다. 트랜지스터(200)는 반도체 기판(202) 상에 형성되고 기판(202) 위에 형성된 게이트 구조 즉, 게이트 스택(404)을 포함한다. 본원에 사용된 '기판'은 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이와 같은 임의 유형의 반도체 바디(예를 들면, 실리콘, SiGe, SOI)뿐만 아니라 임의의 기타 유형의 반도체 및/또는 그것과 연관된 에피택셜 층을 포함할 수 있다. 게이트 구조(204)는 게이트 유전체(206) 및 게이트 전극(208)을 포함한다. 게이트 구조(204)는 전기적 비도전성 물질로 된 층을 기판(202) 위에 형성하고 전기적 도전성 물질로 된 층을 전기적 비도전성 물질의 층 위에 형성함으로써 형성된다. 그런 다음, 이들 층은 게이트 유전체(206) 및 게이트 전극(208)을 각각 형성하도록 패터닝(patterned)된다.
이 패터닝(본원에 언급된 모든 마스킹 및/또는 패터닝을 포함)은 예를 들면, 리소그래피 기술(lithographic techniques)을 이용하는 등의 임의의 적합한 방식으로 수행될 수 있는데, 리소그래피는 각종 매질 사이에서 하나 이상의 패턴을 전사하는(transferring) 공정을 광범위하게 일컫는다. 리소그래피에서는, 패턴이 전사될 하나 이상의 층 위에 감광성 레지스트 코팅(light sensitive resist coating)(도시 생략)이 형성된다. 그런 다음 레지스트 코팅은 패턴을 갖는 개제 리소그라피 마스크(intervening lithography mask)를 (선택적으로) 통과하는 방사선 또는 빛의 하나 이상의 유형에 노출됨으로써 패터닝된다. 빛은 레지스트 코팅의 노출되거나 노출되지 않은 부분이, 사용되는 레지스트의 유형에 따라, 보다 더 또는 보다 덜 가용적(soluble)이 되게끔 한다. 그리고 나서 현상기(developer)를 이용하여 더 가용적인 영역은 제거하고, 패터닝된 레지스트는 남겨둔다. 그런 다음 패터닝된 레지스트는 선택적으로 처리(예를 들면, 에칭)될 수 있는 기저의 층 또는 층들을 위한 마스크의 역할을 할 수 있다.
외부에 게이트 유전체(206)가 형성된 비도전성 물질의 층은 일반적으로 산화계 물질로 된 얇은 층을 포함한다. 이 층은 예를 들어, 약 10Å과 50Å 사이의 두께로, 예를 들어, 약 600℃와 약 1100℃ 사이의 온도에서, 예를 들어, O2가 존재하는, 예를 들면 열 산화 공정(thermal oxidation processing)과 같은, 임의의 적합한 물질 형성 공정에 의해 형성될 수 있다. 외부에 게이트 전극(208)이 형성된 전기적 도전성 물질의 층은 일반적으로 폴리실리콘계 물질을 포함한다. 이 층은 예를 들어, 약 800Å과 5000Å 사이의 두께로 형성될 수 있고, 형성되는 트랜지스터의 유형에 따라, p-형 도펀트(보론) 또는 n-형 도펀트(예를 들면, 인)와 같은, 도펀트(dopant)를 포함할 수 있다.
패터닝된 게이트 구조(204)가 형성된 채로, 게이트 구조(204)의 어느 한 측면 상에서 기판(202) 내에 소스 확장 영역(220) 및 드레인 확장 영역(222)을 형성하기 위해 주입 공정(implantation process)(210)이 수행될 수 있다. 게이트 구조 측벽들을 보호하고 주입을 가이드하기 위해 오프셋 스페이서(도시 생략)가 게이트 구조(204)의 양 측에 구현될 수 있음이 이해될 것이다. 단지 예로서, PMOS 트랜지스터를 위한 약 1E19 원자수/㎤에서 1E21 원자수/㎤까지 사이의 농도(concentration)를 갖는 p-타입 도펀트(예를 들면, 보론), 또는 NMOS 트랜지스터를 위한 약 1E19 원자수/㎤에서 1E21 원자수/㎤까지의 농도를 갖는 n-타입 도펀트(예를 들면, 인)가, 확장 영역들(220, 222)을 구축하기 위해, 예를 들면 약 150Å과 약 350Å 사이의 깊이로 주입될 수 있지만 이에 제한되는 것은 아니다. 이에 의해, 채널 영역(224)이 기판(202) 내에서 확장 영역들(220, 222) 사이이면서 게이트 구조(204) 아래에 정의된다. 급속 열 어닐링(a rapid thermal anneal)과 같은 열 공정을 수행하여, 확장 영역 도펀트를 활성화시킴으로써, 도펀트들이 게이트 스택(204) 아래에서 횡방향으로 약간씩 확산되게 된다.
질소는 또한 이 접합부(juncture)에서, 소스 확장(220) 영역 및 드레인 확장(222) 영역의 형성 전이나 후에, 소스/드레인 확장 영역 주입 공정(210)의 일부로서 또는 별도의 공정으로서, 기판(202)에 주입될 수 있다. 예를 들면, 확장 영역들(220, 222)을 구축하는 데 활용되는 질소 가스 및 도펀트 가스(들)는 (동일하거나 상이한 이온화 챔버에서) 각자 이온화될 수 있고 그 후에 별개의 이온 빔을 통해 기판(202)에 주입된다.
측벽 스페이서(226)는 그 후 게이트 구조(204)의 횡방향(lateral) 에지 상에 형성된다(도 3). 측벽 스페이서(226)는 산화계 및/또는 질화계 물질과 같은 절연 물질을 포함한다. 스페이서(226)는 이러한 물질(들)로 이루어진 하나 이상의 층을 장치 상에 일반적으로 컨포멀(conformal) 방식으로 증착하고, 뒤이어 이방성 에칭(anisotropic etch)이 후속함으로써, 스페이서 물질은 기판(202) 및 게이트 구조(204)의 꼭대기로부터 제거되면서도, 게이트 구조(204)의 횡방향 에지 상의 영역은 남겨둔다. 측벽 스페이서들은 예를 들어 약 300Å과 약 700Å 사이의 두께를 가져서, 게이트 구조(204)의 횡방향 에지로부터 다음에 형성된 소스/드레인 영역을 오프셋할 수 있다.
소스(228) 및 드레인(230) 영역들은 그러면 주입 공정(232)에 의해 기판(202) 내에 형성된다. 단지 예로서, PMOS 트랜지스터를 위한 약 1E19와 5E21사이의 농도를 갖는 p-타입 도펀트(예를 들면, 보론), 또는 NMOS 트랜지스터를 위한 약 1E19와 5E21사이의 농도를 갖는 n-타입 도펀트(예를 들면, 인)가, 소스(228) 및 드레인(230) 영역을 구축하기 위해, 예를 들면 약 300Å과 약 1500Å 사이의 깊이로 주입될 수 있지만 이에 제한되는 것은 아니다.
확장 영역(220, 222)이 형성될 때 질소를 기판(202)에 포함시키는 단계 대신에, 또는 이에 더하여, 질소가 이 접합부에서 기판에 추가될 수 있다. 질소는 소스(228) 및 드레인(230) 영역들을 형성하기 위한 주입 공정(232)의 일부로서 추가될 수 있다. 예를 들면, 소스(228) 및 드레인(230) 영역을 구축하기 위해 활용되는 질소 가스 및 도펀트 가스(들)은 (동일하거나 상이한 이온화 챔버 내에서) 각자 이온화될 수 있고, 그 후 별개의 이온 빔을 통해 기판(202)에 주입된다.
어떠한 경우에서도, 질소로부터의 반도체 기판(202) 내 주입 데미지의 피크 범위가, 소스(228) 및/또는 드레인(230) 주입에서 기인한 반도체 기판(202) 내 주 입 데미지의 피크 범위의 약 4분의 1과 소스(228) 및/또는 드레인(230) 주입에서 기인한 반도체 기판에 대한 데미지의 약 EOR(end of range) 사이의 어딘가 들어가도록 질소가 주입된다. 예를 들면, 기판(202)의 격자 구조(lattice structure)에 대한 주입 데미지의 피크 범위가 약 300Å에서 일어나고 약 600Å의 깊이까지 격자 구조가 손상되는, 즉, 약 600Å의 EOR를 갖는, 약 40keV의 에너지 상태로 비소가 주입되어 소스(228) 및/또는 드레인(230) 영역을 구축하는 경우에는, 질소에서 기인한 격자 구조에 대한 주입 데미지의 피크 범위가 300Å의 약 4분의 1과 약 600Å 사이 또는 약 75Å과 약 600Å의 사이의 어느 지점에 들어가게 하는 에너지로 질소가 주입된다.
질소는 또한 소스(228) 및/또는 드레인(230) 영역을 형성하기 위해 활용되는 양의 약 4분의 1과 소스(228) 및/또는 드레인(230) 영역을 형성하기 위해 활용되는 양 정도 사이의 양으로 주입될 수 있다. 예를 들면, 소스(228) 및/또는 드레인(230) 영영을 형성하기 위해 제곱 센티미터당 2E15 원자수의 비소의 양이 활용되는 경우에는, 이 양의 약 4분의 1과 대략 이 양 사이 또는, 제곱 센티미터당 약 1E15 원자수와 제곱 센티미터당 약 2E15 원자수 사이의 양의 질소가 주입될 것이다. 질소 주입은, 질소를 도입(introduce)할 수 있는 임의의 이온화되 형태(예를 들면, 원자(N), 분자(N2), 또는 기타 클러스터/분자 이온들)일 수 있음이 이해된다. 소스(228) 및 드레인(230) 영역들 및 대응하는 확장 영역들(220, 222)이 일단 형성되고 질소가 기판(202)에 추가되었으면, 산화계 물질의 얇은 층(234)은 열 버 짓(thermal budget) 공정(예를 들면, PECVD(Plasma Enhanced Chemical Vapor Deposition))으로 선택적으로 피착된다(도 4). 예를 들면, 산화 층(234)은 약 20Å과 약 150Å 사이의 두께로 피착될 수 있다. 산화 층은 일반적으로 질화계 캐핑(capping) 층의 후속하는 패터닝에 대한 에칭 스탑(an etch stop)의 역할을 한다.
스트레인 유도 물질의 층(236)이 그 후 형성된다. 스트레인 유도 층은 예를 들어 약 100Å과 약 1000Å 사이의 두께로 형성될 수 있고, 예를 들어 산화물, 질화물, 옥시나이트라이드(oxynitride), SiC, SiCO, SiCN, SiOCN과 같은, 임의의 적합한 스트레인 유도 물질을 포함할 수 있다. 스트레인 유도 층에 의해 유도되는 스트레인의 양을 제어하기 위해 스트레인 유도 층의 두께 및/또는 조성(composition)이 조절될 수 있음을 이해할 것이다. 스트레인 유도 층(236)을 활성화시키기 위해 어닐링 공정(annealing process)이 또한 수행될 수 있다. 예로서, 이러한 어닐링은 약 1000℃와 약 1100℃ 사이의 온도에서, RTA(rapid thermal anneal: 급속 열 어닐링)를 이용하여, 및/또는 예를 들어 밀리초 정도 동안에 약 1100℃와 약 1300℃ 사이의 온도에서 레이저 및/또는 플래시 램프를 이용하여 수행될 수 있다.
스트레인 유도 층(236)이 트랜지스터 내 캐리어의 이동도를 증가시키는 역할을 함으로써 장치의 바람직한 동작을 돕는다는 것이 이해될 것이다. 트랜지스터(200)에 질소를 첨가하는 것은 기판(202)의 탄력성 또는 항복 강도를 증가시키는 역할을 하므로 트랜지스터는 스트레인 유도 층에 의해 가해진 스트레인에 응하여 변형(deform)하지 않고, 보다 상세하게는 스트레인 유도 층을 활성화시키는 데 활용된 어닐링 공정의 결과로서, 이러한 어닐링 또는 가열(heating)이 기판(202)의 항복 강도를 저감할 수 있는 경우에도 변형하지 않는다.
소스(228) 및/또는 드레인(230) 영역을 어닐링하고 뒤이어 스트레인 유도 층(236)을 제거하는 후속 공정 활동이 그 후 수행될 수 있다. 다른 예로서, 스트레인 층은 NMOS 또는 PMOS 장치로부터 선택적으로 에칭 오프(etched off)될 수 있다. 예를 들어, 층(236)은 PMOS 영역을 에칭 오프하여서, NMOS 영역만이 스트레인 층을 갖게 할 수 있다. 또한, 이는 소스(228) 및/또는 드레인(230) 영역을 어닐링하고 뒤이어 스트레인 유도 층(236)을 NMOS 장치로부터 제거할 수 있다. 트랜지스터(200) 위에 내화(refractory) 금속 물질이 형성되고, 이어서 금속 및 실리콘 인터페이스가 반응하는(react) 열 공정이 뒤따라서 (예를 들어, 게이트 구조(204)의 꼭대기 그리고 소스(228) 및 드레인(230) 영역 내에) 실리사이드가 형성되는 실리사이드 공정이 또한 수행될 수 있다.
본원에 도시된 층들 및/또는 소자들(elements)은 이해의 용이 및 단순함을 위해 서로 연관된 특정 치수(예를 들면, 층에서 층으로의 치수 및/또는 방향)로 설명되었고, 소자들의 실제 치수는 본원에 설명된 것과는 상당히 다를 수 있음이 이해될 것이다. 또한, 특별히 다르게 명시 및/또는 반대로 특정되지 않는 한, 본원에 기재된 임의의 하나 이상의 층들은, 예를 들면, 스핀 온(spin-on) 기술, 스푸터링(sputtering) 기술(예를 들어, 마그네트론 및/또는 이온 빔 스푸터링), (열적) 그로스(growth) 기술 및/또는 예를 들어, CVD(chemical vapor deposition) 및/또는 PVD(physical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), 또는 ALD(atomic layer deposition) 등의 증착 기술과 같은 임의 개수의 적합한 방식으로 형성될 수 있고, 예를 들면, 에칭 및/또는 리소그래픽 기술 등을 통해, (특별히 지시되지 않는 한) 임의의 적합한 방식으로 패터닝될 수 있다.
본 기술 분야의 당업자는 설명된 예시적인 실시예들에 대한 각종 변화가 만들어질 수 있고, 청구된 발명의 범위로부터 일탈함이 없이 다른 실시예들이 구현될 수 있음을 이해할 것이다.

Claims (12)

  1. 트랜지스터를 포함하는 반도체 장치를 형성하는 방법으로서,
    반도체 기판에 질소를 포함시켜 상기 반도체 기판의 항복 강도(yield strength)를 적응시키는 단계;
    상기 반도체 기판 상에 상기 트랜지스터를 형성하는 단계; 및
    상기 트랜지스터의 하나 이상의 부분 내에 스트레인(strain)을 유도하기 위해 상기 트랜지스터 상에 스트레인 유도 층(strain inducing layer)을 형성하고 상기 스트레인 유도 층을 어닐링(annealing)하는 단계를 포함하고,
    상기 트랜지스터를 형성하는 단계는 상기 반도체 기판에서 도펀트(dopants)를 주입함으로써 소스/드레인 확장 영역을 형성하는 단계 및 도펀트를 주입함으로써 소스/드레인 영역을 형성하는 단계를 포함하고;
    상기 항복 강도를 적응시키는 단계는, 상기 소스/드레인 확장 영역 및 상기 소스/드레인 영역 중 적어도 하나를 형성할 때, 상기 반도체 기판에 질소를 주입하는 단계를 포함하며;
    상기 질소의 주입은, 상기 질소에서 기인한 상기 반도체 기판 내의 주입 데미지의 피크 범위가, 소스/드레인 주입물(implants)에서 기인한 상기 반도체 기판 내의 상기 주입 데미지의 피크 범위의 4분의 1과 소스/드레인 주입물에서 기인한 상기 반도체 기판에 대한 데미지의 EOR(end of range)의 사이가 되도록 이루어지는, 반도체 장치 형성 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 스트레인 유도 층은 질화물, 산화물, 옥시나이트라이드, SiC, SiCO, SiCN 및 SiOCN 중 적어도 하나를 포함하는 반도체 장치 형성 방법.
  4. 삭제
  5. 제1항 또는 제3항에 있어서, 상기 스트레인 유도 층을 형성하는 단계 이전에 상기 트랜지스터 위에 산화물 층을 형성하는 단계를 더 포함하는 반도체 장치 형성 방법.
  6. 삭제
  7. 제1항에 있어서, 상기 질소는 상기 소스/드레인 영역들을 형성하는 데 사용된 양의 4분의 1과 상기 소스/드레인 영역을 형성하는 데 사용된 양 사이의 양만큼 주입되는 반도체 장치 형성 방법.
  8. 제1항에 있어서, 상기 어닐링은,
    a) 1000℃와 1100℃ 사이의 온도에서 수행되는 급속 열 어닐링(rapid thermal anneal); 및 b) 1100℃와 1300℃ 사이의 온도에서 일 밀리초(one millisecond) 동안 수행되는 레이저 또는 플래시 램프 어닐링(a laser or flash lamp anneal) 중 적어도 하나에 의해 수행되는 반도체 장치 형성 방법.
  9. 트랜지스터를 형성하는 방법으로서,
    게이트 유전체(gate dielectric) 및 게이트 전극(gate electrode)을 포함하는 게이트 구조를, 반도체 기판에 형성하는 단계;
    상기 기판에 소스/드레인 확장 영역을 형성하여 상기 확장 영역들 사이이면서 상기 게이트 구조 아래에 채널 영역을 정의하는 단계;
    상기 기판에 질소를 주입하는 단계;
    상기 기판에 소스/드레인 주입 영역을 형성하는 단계;
    상기 소스/드레인 주입 영역 및 게이트 구조 위에 스트레인 유도 층을 형성하는 단계; 및
    상기 스트레인 유도 층을 어닐링하는 단계
    를 포함하고,
    상기 질소에서 기인한 상기 반도체 기판 내의 주입 데미지의 피크 범위가, 소스/드레인 주입물에서 기인한 상기 반도체 기판 내의 상기 주입 데미지의 피크 범위의 4분의 1과 소스/드레인 주입물에서 기인한 상기 반도체 기판에 대한 데미지의 EOR(end of range)의 사이가 되도록 상기 질소의 주입이 이루어지는, 트랜지스터 형성 방법.
  10. 제9항에 있어서, 상기 질소는 상기 소스/드레인 확장 영역 주입 공정의 일부, 또는 상기 소스/드레인 주입 영역 주입 공정의 일부로서, 또는 두 공정 모두의 일부로서 상기 기판에 주입되는 트랜지스터 형성 방법.
  11. 제9항 또는 제10항의 트랜지스터 형성 방법에 따라 형성된 트랜지스터를 갖는 반도체 장치.
  12. 트랜지스터를 포함하는 반도체 장치로서,
    반도체 기판 내에 형성된 소스 영역;
    상기 반도체 기판 내에 형성된 드레인 영역-상기 소스 및 드레인 영역들은 상기 기판 내의 채널 영역에 의해 분리됨-;
    상기 채널 영역 위에 형성된 게이트 구조; 및
    상기 트랜지스터 내에 스트레인을 유도(induce)하기 위해, 상기 소스 영역, 드레인 영역 및 게이트 구조 위에 형성된 스트레인 유도 층
    을 포함하고,
    상기 소스 및 드레인 영역들은 상기 기판의 항복 강도를 증가시키기 위해 질소를 포함하고,
    상기 질소에서 기인한 상기 반도체 기판 내의 주입 데미지의 피크 범위가, 소스 및 드레인 주입물에서 기인한 상기 반도체 기판 내의 상기 주입 데미지의 피크 범위의 4분의 1과 소스 및 드레인 주입물에서 기인한 상기 반도체 기판에 대한 데미지의 EOR(end of range)의 사이가 되도록, 상기 질소가 상기 소스 및 드레인 영역들에 주입되는, 반도체 장치.
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