JP2009515345A - 歪みシリコンにおける欠陥低減のための窒素ベース注入物 - Google Patents

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Abstract

トランジスタ（２００）が半導体基板（２０２）上に作製され、ここで基板の降伏強さ又は弾性が向上され、又は他の方法で適合される。歪み誘起層（２３６）がトランジスタを覆って形成され、これに歪みを加えてトランジスタの動作特性を変更し、より詳細にはトランジスタ内のキャリアの移動度を向上させる。キャリア移動度を向上させることにより、トランジスタの大きさを低減させることが可能となると同時に、トランジスタを所望通りに動作させることが可能となる。しかしながら、トランジスタの作製に伴う高い歪み及び温度は、有害な塑性変形をもたらす結果となる。従って、窒素を基板に、より詳細にはトランジスタのソース／ドレイン延長領域（２２０，２２２）及び／又はソース／ドレイン領域（２２８，２３０）に導入することによって、シリコン基板の降伏強さが適合される。窒素は、ソース／ドレイン延長領域形成及び／又はソース／ドレイン領域形成の一部として窒素を付加することにより、トランジスタ作製中に容易に導入することができる。基板の降伏強さが向上すると、歪み誘起層に起因するトランジスタの塑性変形が軽減される。
【選択図】図４

Description

本開時は、一般に半導体技術に関し、より詳細には、窒素を利用した基板降伏強さの適応に関する。
半導体産業では、デバイス密度の高い集積回路（ＩＣ）を製造する傾向がある。これを達成するために、半導体ウェーハ寸法の微細化（例えば、サブミクロンレベル）に向けた努力がこれまで継続的に行われてきた。こうした高密度を得るためには、例えば金属相互接続部又はリード部など、より小さな特徴部サイズ、特徴部と層との間の離隔距離の縮小化、及び／又はより精密な特徴部形状が必要とされる。集積回路寸法の微細化は、回路性能及び／又はスイッチング速度の高速化を促進し、例えば、半導体ダイ上により多くの回路を、及び／又は半導体ウェーハ当たりにより多くのダイを提供すなわち「実装」することにより、ＩＣ製造プロセスにおけるより高い実効収率につながる可能性がある。
半導体技術における１つの基本的な構成単位は、金属酸化膜半導体（ＭＯＳ）トランジスタである。ＭＯＳトランジスタは一般に、例えばシリコンのような半導体基板１２上に形成される（図１）。こうしたトランジスタ１０は一般に、半導体基板１２内に形成されるソース１４及びドレイン１６領域と、基板１２内でソース１４及びドレイン１６領域間に定められるチャネル領域１８とを含む。チャネル領域１８を覆ってゲート構造体又はスタック２０が形成される。ゲート構造体２０は、ゲート誘電体すなわち電気絶縁性材料２２の薄い層と、該ゲート誘電体２２の上にあるゲート電極すなわち導電性材料２４の層とを含む。側壁スペーサ２６がゲート構造体２０の側縁部にあり、ソース１４及びドレイン１６領域に関連する延長領域２８のスペース確保を可能にする。側壁スペーサ２６はまた、ゲート構造体２０の側壁を保護する働きをする。チャネル領域１８は関連する長さ「Ｌ」を有し、トランジスタ１０がチャネル１８を横断して延びる範囲は、トランジスタ幅「Ｗ」と呼ばれる。
トランジスタ１０を活性化するためには、ゲート電極２４にバイアス電圧を加え、チャネル１８内で電流を流すようにする。所与のバイアス電圧に対して生じる電流の量は、トランジスタ１０の幅対長さの比（ＷＴＬ）並びにチャネル１８内のキャリア移動度の関数である。これにより、例えばより高速の回路動作及び／又はより低いバイアス電圧（出力を一定に維持するため）での動作が可能になる。しかしながら、実装密度を高めるために寸法が縮小されるので、トランジスタの幅「Ｗ」及び／又はチャネル長さ「Ｌ」が小さくなる。これらの寸法が小さくなると、トランジスタの動作が遅くなる（例えば、スイッチング速度の低下、その他）など、性能上の種々の問題が生じる可能性がある。
従って、キャリア移動度を向上させながらデバイスの微細化を可能にする技術が望ましいことになる。
本明細書での開示事項は、トランジスタが形成される基板の降伏強さ又は弾性の向上又は他の方法による適合に関する。基板の降伏強さは、基板に、より詳細にはトランジスタのソース／ドレイン延長領域及び／又はソース／ドレイン領域に窒素を導入することによって適合される。窒素は、ソース／ドレイン延長領域形成及び／又はソース／ドレイン領域形成の一部として窒素を付加することにより、トランジスタ製造中に基板に容易に導入することができる。トランジスタを覆って歪み誘起層が形成され、これに歪みを加えてトランジスタの動作特性を変更し、より詳細にはトランジスタ内のキャリアの移動度を向上させる。キャリア移動度を向上させることにより、トランジスタのサイズをスケールダウンさせることが可能となると同時に、バイアス電圧の印加に応じて所望の電流を発生させることが可能となる。基板の降伏強さが向上すると、歪み誘起層に起因するトランジスタの塑性変形が軽減される。
本発明の１つ又はそれ以上の態様又は実施形態によれば、トランジスタを形成する方法が開示される。本方法は、半導体基板の降伏強さを適合させる段階と、半導体基板上にトランジスタを形成する段階と、トランジスタの１つ又はそれ以上の部分内に歪みを誘起する段階とを含む。
ＭＯＳトランジスタのチャネル内に歪みを生じさせるとキャリア移動度が向上し、トランジスタ動作が改善されることは理解されるであろう。従って、本明細書の開示事項は、ＭＯＳトランジスタを覆って歪み誘起材料の層を形成することを提供する。しかしながら、歪み誘起層の実装は、トランジスタに悪影響を与える可能性がある。例えば、歪み誘起層によってトランジスタに加わる歪みは、トランジスタが形成される基板の降伏強さ又は弾性を超える可能性がある。このため、トランジスタが要求以外の動作を行う（例えば、ソース及びドレイン領域が互いに短絡するなど）ように塑性的に変形又は損傷を受ける可能性がある。従って、本明細書の開示事項はまた、基板に窒素を取り入れて基板の降伏強さを向上させることを提供する。
図２を参照すると、本明細書で提供される開示事項によるＭＯＳトランジスタ２００の形成が図示されている。トランジスタ２００は、半導体基板２０２上に形成され、基板２０２を覆って形成されるゲート構造体又はゲートスタック４０４を含む。本明細書で記載される「基板」とは、半導体ウェーハ又はウェーハ上の１つ又はそれ以上のダイなどの半導体ボディ（例えば、シリコン、ＳｉＧｅ、ＳＯＩ）のいずれかのタイプ、並びにこれに付随する半導体層及び／又はエピタキシャル層のいずれかのタイプを含むことができる。ゲート構造体２０４は、ゲート誘電体２０６及びゲート電極２０８を含む。ゲート構造体２０４は、基板２０２を覆って非導電性材料の層を形成し、この非導電性材料の層を覆って導電性材料の層を形成することによって形成される。次いで、これらの層はパターンが形成され、それぞれゲート誘電体２０６及びゲート電極２０８が形成される。
このパターン形成（本明細書で言及される全てのマスキング及び／又はパターン形成と同様）は、例えば、リソグラフィが種々の媒介物間で１つよりも多いパターンの転写を行うプロセスを広く意味する場合には、リソグラフィ技術を用いるなど、あらゆる好適な方法で実施することができることは理解されるであろう。リソグラフィでは、感光レジストコーティング（図示せず）がパターン転写されることになる１つ又はそれ以上の層を覆って形成される。次いで、レジストコーティングは、１つ又はそれ以上の放射線又は光に曝すことによりパターンが形成され、この放射線又は光は、パターンを含む（選択的に）介在するリソグラフィマスクを透過する。この光によって、レジストコーティングの露出部分又は非露出部分が使用レジストのタイプに応じて多少なりとも溶解するようになる。次いで、デベロッパーを利用して、より多く溶解した区域が除去され、パターン形成されたレジストが残る。次いで、パターン形成されたレジストは、選択的に処理（例えばエッチング）可能な１つ又は複数の下層用のマスクとして機能することができる。
ゲート誘電体２０６が外部に形成される非導電性材料の層は一般に、酸化物ベースの材料の薄い層を含む。この層は、例えば厚さが約１０Å〜約５０Åの間、例えば温度が約６００℃〜約１０００℃の間、例えばＯ2雰囲気中の例えば熱酸化法など、あらゆる好適な材料形成プロセスによって形成することができる。ゲート電極２０８が外部に形成される導電性材料の層は一般に、ポリシリコンベースの材料を含む。この層は、例えば、約８００〜約５０００Åの厚さに形成することができ、更に、形成されるトランジスタのタイプに応じて、ｐ型ドーパント（ボロン）又はｎ型ドーパント（例えばリン）などのドーパントを含むことができる。
パターン形成されたゲート構造体２０４が形成されると、ゲート構造体２０４のいずれかの側部上で基板２０２内にソース延長領域２２０及びドレイン延長領域２２を形成する注入プロセス２１０が行われる。ゲート構造体２０４の両側にオフセットスペーサ（図示せず）を実装し、ゲート構造体の側壁を保護し且つ注入物を誘導することができることは理解されるであろう。限定ではなく例証として、ＰＭＯＳトランジスタにおける約１×１０19〜１０21原子／ｃｍ3の濃度を有するｐ型ドーパント（例えばボロン）、又はＮＭＯＳトランジスタにおける約１×１０19〜１０21原子／ｃｍ3の濃度を有するｎ型ドーパント（例えばリン）を例えば約１５０〜約３５０Åの深さに注入し、延長領域２２０，２２２を設定することができる。急速熱アニールのような熱処理を行って延長領域ドーパントを活性化し、これらをゲートスタック２０４下にわずかに横方向に拡散させるようにすることができる点は理解されるであろう。
また、ソース／ドレイン延長領域注入プロセス２１０の一部として、或いはソース延長領域２２０及びドレイン延長領域２２２の形成の前後の別個のプロセスとして窒素をこの接合部で基板２０２内に注入することができる。例えば、延長領域２２０，２２２を設定するのに利用される窒素ガス及びドーパントガスを別個にイオン化（同じ又は別のイオン化チャンバ内で）して、別個のイオンビームにより基板２０２内に注入することができる。
次に、ゲート構造体２０４の側縁部上に側壁スペーサ２２６が形成される（図３）。側壁スペーサ２２６は、酸化物及び／又は窒化物ベースの材料などの絶縁材料を含む。スペーサ２２６は、こうした材料の１つ又はそれ以上の層をデバイス上にほぼ共形に堆積させた後、これを異方性エッチングすることにより、ゲート構造体２０４の側縁部に領域を残した状態でスペーサ材料をゲート構造体２０４及び基板２０２の上面から除去することによって形成される。側壁スペーサは、例えば、約３００Åから約７００Åの厚みを有することができ、これにより、後で形成されるソース／ドレイン領域をゲート構造体２０４の側縁部からオフセットさせる。
次いで、ソース２２８及び／又はドレイン２３０領域が注入プロセス２３２により基板内に形成される。限定ではなく例証として、ＰＭＯＳトランジスタにおける約１×１０19〜５×１０21原子／ｃｍ3の濃度を有するｐ型ドーパント（例えばボロン）、又はＮＭＯＳトランジスタにおける約１×１０19〜５×１０21原子／ｃｍ3の濃度を有するｎ型ドーパント（例えばリン）を例えば約３００Å〜約１５００Åの深さに注入し、ソース２２８及び／又はドレイン２３０領域を設定することができる。
延長領域２２０，２２２が形成されるときに窒素を基板２０２内に導入する代わりに、或いはこれに加えて、基板に対して窒素をこの接合部において付加することができる。窒素は、ソース２２８及びドレイン２３０領域を形成するための注入プロセス２３２の一部として付加することができる。例えば、ソース２２８及びドレイン２３０領域を設定するのに利用される窒素ガス及びドーパントガスを別個にイオン化（同じ又は別のイオン化チャンバ内で）して、別個のイオンビームにより基板２０２内に注入することができる。
いずれの場合においても、窒素は、該窒素による半導体基板２０２における注入損傷のピーク範囲が、ソース２２８及び／又はドレイン２３０注入物による半導体基板２０２における注入損傷のピーク範囲の約４分の１からソース２２８及び／又はドレイン２３０注入物による半導体基板２０２に対する損傷の約ＥＯＲ（ｅｎｄ ｏｆ ｒａｎｇｅ）までの間にあるように注入される。例えば、ヒ素が約４０ｋｅＶのエネルギーで注入され、基板２０２の格子構造に対する注入損傷のピーク範囲が約３００Åで生じ、且つ格子構造が約６００Åの深さまで損傷を受けすなわち厳密に言えば約６００ÅのＥＯＲを有するようにソース２２８及び／又はドレイン２３０領域が設定される場合には、窒素は、該窒素による格子構造に対する注入損傷のピーク範囲が３００Åの約４分の１から約６００Å又は約７５Åから約６００Åの間にあるようなエネルギーで注入される。
窒素はまた、ソース２２８及び／又はドレイン２３０領域を形成するのに利用されるドーズ量の約４分の１からソース２２８及び／又はドレイン２３０領域を形成するのに利用されるドーズ量ほどまでのドーズ量で注入される。例えば、ソース２２８及び／又はドレイン２３０領域を形成するために２×１０15原子／平方センチメートルのヒ素のドーズ量が使用される場合、窒素は、当該量の約４分の１から当該量ほどまでのドーズ量、又は約１×１０15原子／平方センチメートルから約２×１０15原子／平方センチメートルまでのドーズ量で注入されることになる。窒素注入は窒素を導入することができるどのようなイオン化形式（例えば、原子（Ｎ）、分子（Ｎ２）、又は他のクラスタ／分子イオン）であってもよい。ソース２２８及び／又はドレイン２３０領域並びに対応する延長領域２２０，２２２が形成され且つ窒素が基板２０２に付加されると、酸化物ベースの材料２３４の薄い層が低いサーマルバジェットプロセス（例えば、プラズマ強化化学蒸着（ＰＥＣＶＤ））（図４）で任意選択的に堆積される。酸化物層２３４は、例えば、約２０Åから約１５０Åまでの厚みに堆積することができる。酸化物層は一般に、窒化物ベースのキャップ層を後でパターン形成するためのエッチングストップ部として機能する。
次いで、歪み誘起材料２３６の層が形成される。歪み誘起材料層は、例えば、約１００Åから約１０００Åまでの厚みに形成することができ、例えば、酸化物、窒化物、酸窒化物、ＳｉＣ、ＳｉＣＯ、ＳｉＣＮ、ＳｉＯＣＮなどのあらゆる好適な歪み誘起材料を含むことができる。歪み誘起層の厚さ及び／又は組成は、歪み誘起層によって誘起される歪みの量を制御するよう調整することができる。またアニール処理を実施して、歪み誘起層２３６を活性化することができる。例証として、こうしたアニーリングは、例えば、急速熱アニール（ＲＴＡ）により約１０００℃から約１１００℃までの温度、及び／又はレーザ及び／又はフラッシュランプを用いた約１ミリ秒で約１１００℃から約１３００℃までの温度で行うことができる。
歪み誘起層２３６は、トランジスタ内のキャリア移動度を高める働きをすることによりデバイスの望ましい動作を可能にすることは理解されるであろう。また、トランジスタ２００への窒素の付加は、歪み誘起層により加えられる歪みに応じて、より詳細には歪み誘起層を活性化するのに利用されるアニール処理の結果（こうしたアニーリング又は加熱処理は基板２０２の降伏強度を低下させる可能性がある）として、トランジスタが変形しないように、基板２０２の弾性又は降伏強度を高める働きをする。
次いで、ソース２２８及び／又はドレイン２３０領域をアニーリングした後、歪み誘起層２３６を除去するなど、更なる処理動作を行うことができる。別の実施例では、歪み誘起層は、ＮＭＯＳ又はＰＭＯＳデバイスの何れかから選択的にエッチングすることができる。例えば、層２３６をＰＭＯＳからエッチング除去して、ＮＭＯＳ領域だけが歪み層を有するようにすることができる。この場合も同様に、この後に、ソース２２８及び／又はドレイン２３０領域をアニーリングしてＮＭＯＳデバイスから歪み誘起層２３６を除去することができる。また、シリサイドプロセスを実施することができ、この場合、高融点金属材料がトランジスタ２００を覆って形成された後、熱処理を行い、金属及びシリコン境界面が反応してシリサイド（例えば、ゲート構造体２０４の上面、及びソース２２８及び／又はドレイン２３０領域内で）を形成する。次に、未反応金属を取り去り、中間層の誘電体及び／又は金属化層が形成することができるようになる。
本明細書で描かれている層及び／又は要素は、簡潔にし且つ理解を容易にする目的で相対的に特定の大きさ（層間の寸法及び／又は配向）で示されており、要素の実際の大きさは、本明細書で示されているものとは実質的に異なる可能性がある点は理解されるであろう。
加えて、別段の表記及び／又はそのことに反するように指示されていない限り、本明細書に記載された層の１つ又はそれ以上のいずれかは、例えば、スピンオン法、スパッタリング法（例えば、マグネトロン及び／又はイオンビームスパッタリング）、（熱）成長法及び／又は堆積法（化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、及び／又はプラズマ強化化学蒸着（ＰＥＣＶＤ））、又は原子層堆積（ＡＬＤ）などの幾つかのあらゆる方法で形成することができ、例えば、エッチング法、及び／又はリソグラフィック法などを介してあらゆる好適な方法（別段の指示がない限り）でパターン形成することができる。
以上の記載に関連して、以下の各項を開示する。
（１）トランジスタを含む半導体デバイスの形成方法であって、
半導体基板の降伏強さを適合させる段階と、
前記半導体基板上にトランジスタを形成する段階と、
前記トランジスタの１つ又はそれ以上の部分内に歪みを誘起することにより歪み誘起層を形成する段階と、
を含む方法。
（２）前記トランジスタを形成する段階が、ソース／ドレイン延長領域を注入し且つ前記基板内にソース／ドレイン領域を注入する段階を含み、
前記降伏強さを適合させる段階が、前記ソース／ドレイン延長領域の少なくとも１つ及び前記ソース／ドレイン領域が注入されたときに、前記基板に窒素を注入する段階を含み、
前記歪みを誘起する段階が、前記トランジスタを覆って歪み誘起層を形成する段階を含む、
ことを特徴とする上記（１）に記載の方法。
（３）前記歪み誘起層が、窒化物、酸化物、酸窒化物、ＳｉＣ、ＳｉＣＯ、ＳｉＣＮ、及びＳｉＯＣＮのうちの少なくとも１つを含む、
ことを特徴とする上記（２）に記載の方法。
（４）前記歪みを誘起する段階が、前記歪み誘起層をアニーリングする段階を更に含む、
ことを特徴とする上記（２）に記載の方法。
（５）前記歪み誘起層を形成する段階の前に、前記トランジスタを覆って酸化物層を形成する段階を更に含む、
ことを特徴とする上記（２）、（３）、又は（４）に記載の方法。
（６）前記窒素は、該窒素による半導体基板における注入損傷のピーク範囲が、ソース及び／又はドレイン注入物による前記半導体基板における注入損傷のピーク範囲の約４分の１からソース及び／又はドレイン注入物による前記半導体基板に対する損傷の約ＥＯＲ（ｅｎｄ ｏｆ ｒａｎｇｅ）までの間にあるように注入される、
ことを特徴とする上記（２）、（３）、又は（４）に記載の方法。
（７）前記窒素は、ソース及び／又はドレイン領域を形成するのに使用されるドーズ量の４分の１から１倍までの間のドーズ量で注入される、
ことを特徴とする上記（６）に記載の方法。
（８）前記アニーリングが、
ａ）約１０００℃から約１１００℃までの温度で行われる急速熱アニールと、
ｂ）約１ミリ秒で約１１００℃から約１３００℃までの温度で行われるレーザ及び／又はフラッシュランプアニールと、
のうちの少なくとも１つにより実施される、
ことを特徴とする上記（６）に記載の方法。
（９）トランジスタを形成する方法であって、
ゲート誘電体とゲート電極とを含むゲート構造体を半導体基板上に形成する段階と、
前記基板内にソース／ドレイン延長領域を形成して、前記延長領域の間及び前記ゲート構造体の下にチャネル領域を定める段階と、
前記基板内に窒素を注入する段階と、
前記基板内にソース／ドレイン注入領域を形成する段階と、
前記ソース／ドレイン領域及び前記ゲート構造体を覆って歪み誘起層を形成する段階と、
前記歪み誘起層をアニーリングする段階と、
を含む方法。
（１０）前記窒素が、前記ソース／ドレイン延長領域注入プロセスの一部として、又は前記ソース／ドレイン領域注入プロセスの一部として、或いはその両方として前記基板内に注入される、
ことを特徴とする上記（９）に記載の方法。
（１１）上記（９）、（１０）、又は（１１）に記載の方法に従って形成されるトランジスタを有する半導体デバイス。
（１２）トランジスタを備えた半導体デバイスであって、前記トランジスタが、
半導体基板内に形成されたソース領域と、
前記半導体基板内に形成され、前記基板内でチャネル領域によって前記ソース領域と分離されているドレイン領域と、
前記チャネル領域を覆って形成されたゲート構造体と、
前記トランジスタ内に歪みを誘起するために前記ソース領域と前記ドレイン領域と前記ゲート構造体とを覆って形成された歪み誘起層と、
を含み、
前記ソース及びドレイン領域が前記基板の降伏強さを高めるために窒素を含む、
ことを特徴とする半導体デバイス。
（１３）トランジスタ（２００）が半導体基板（２０２）上に作製され、ここで基板の降伏強さ又は弾性が向上され、又は他の方法で適合される。歪み誘起層（２３６）がトランジスタを覆って形成され、これに歪みを加えてトランジスタの動作特性を変更し、より詳細にはトランジスタ内のキャリアの移動度を向上させる。キャリア移動度を向上させることにより、トランジスタの大きさを低減させることが可能となると同時に、トランジスタを所望通りに動作させることが可能となる。しかしながら、トランジスタの作製に伴う高い歪み及び温度は、有害な塑性変形をもたらす結果となる。従って、窒素を基板に、より詳細にはトランジスタのソース／ドレイン延長領域（２２０，２２２）及び／又はソース／ドレイン領域（２２８，２３０）に導入することによって、シリコン基板の降伏強さが適合される。窒素は、ソース／ドレイン延長領域形成及び／又はソース／ドレイン領域形成の一部として窒素を付加することにより、トランジスタ作製中に容易に導入することができる。基板の降伏強さが向上すると、歪み誘起層に起因するトランジスタの塑性変形が軽減される。
本発明に関連する当業者であれば、請求項に記載された本発明の範囲から逸脱することなく、記載された例示的な実施形態及び実装された実施形態に対して種々の修正を行うことができる点は理解されるであろう。
ＭＯＳトランジスタの斜視図である。 本明細書で提供される開示事項によるＭＯＳトランジスタの形成を示す断面図である。 本明細書で提供される開示事項によるＭＯＳトランジスタの形成を示す別の断面図である。 本明細書で提供される開示事項によるＭＯＳトランジスタを断面で示した図である。
符号の説明
２００ トランジスタ
２０２ 半導体基板
２２０ ソース延長領域
２２２ ドレイン延長領域
２２８ ソース領域
２３０ ドレイン領域
２３６ 歪み誘起層

Claims (2)

  1. トランジスタを含む半導体デバイスの形成方法であって、
    半導体基板の降伏強さを適合させる段階と、
    前記半導体基板上にトランジスタを形成する段階と、
    前記トランジスタの１つ又はそれ以上の部分内に歪みを誘起することにより歪み誘起層を形成する段階と、
    を含む方法。
  2. トランジスタを備えた半導体デバイスであって、前記トランジスタが、
    半導体基板内に形成されたソース領域と、
    前記半導体基板内に形成され、前記基板内でチャネル領域によって前記ソース領域と分離されているドレイン領域と、
    前記チャネル領域を覆って形成されたゲート構造体と、
    前記トランジスタ内に歪みを誘起するために前記ソース領域と前記ドレイン領域と前記ゲート構造体とを覆って形成された歪み誘起層と、
    を含み、
    前記ソース及びドレイン領域が前記基板の降伏強さを高めるために窒素を含む、
    ことを特徴とする半導体デバイス。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7670892B2 (en) * 2005-11-07 2010-03-02 Texas Instruments Incorporated Nitrogen based implants for defect reduction in strained silicon
US20070298623A1 (en) * 2006-06-26 2007-12-27 Spencer Gregory S Method for straining a semiconductor device
US20090050980A1 (en) * 2007-08-21 2009-02-26 Texas Instruments Incorporated Method of forming a semiconductor device with source/drain nitrogen implant, and related device
US8124487B2 (en) * 2008-12-22 2012-02-28 Varian Semiconductor Equipment Associates, Inc. Method for enhancing tensile stress and source/drain activation using Si:C
US8252649B2 (en) 2008-12-22 2012-08-28 Infineon Technologies Ag Methods of fabricating semiconductor devices and structures thereof
US8236709B2 (en) 2009-07-29 2012-08-07 International Business Machines Corporation Method of fabricating a device using low temperature anneal processes, a device and design structure
CN102468162B (zh) * 2010-10-29 2014-03-12 中芯国际集成电路制造(北京)有限公司 Nmos晶体管的制作方法
US9741853B2 (en) 2015-10-29 2017-08-22 Globalfoundries Inc. Stress memorization techniques for transistor devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181305A (ja) * 1995-12-21 1997-07-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11163163A (ja) * 1997-11-21 1999-06-18 Nec Corp 半導体装置の製造方法
JP2001274381A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置の製造方法
JP2003273240A (ja) * 2002-03-19 2003-09-26 Hitachi Ltd 半導体装置及びその製造方法
JP2004048008A (ja) * 1993-09-02 2004-02-12 Renesas Technology Corp 半導体装置及びその製造方法
WO2005094299A2 (en) * 2004-03-26 2005-10-13 Texas Instruments Incorporated Improved cmos transistors and methods of forming same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5413949A (en) * 1994-04-26 1995-05-09 United Microelectronics Corporation Method of making self-aligned MOSFET
US5792699A (en) * 1996-06-03 1998-08-11 Industrial Technology Research Institute Method for reduction of reverse short channel effect in MOSFET
JP3949211B2 (ja) 1997-03-06 2007-07-25 富士通株式会社 半導体装置の製造方法
US5885861A (en) 1997-05-30 1999-03-23 Advanced Micro Devices, Inc. Reduction of dopant diffusion by the co-implantation of impurities into the transistor gate conductor
KR100288686B1 (ko) 1999-04-13 2001-04-16 황인길 반도체 소자 제조 방법
US7335545B2 (en) * 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US6800887B1 (en) 2003-03-31 2004-10-05 Intel Corporation Nitrogen controlled growth of dislocation loop in stress enhanced transistor
JP4131950B2 (ja) 2003-11-04 2008-08-13 ヒタチグローバルストレージテクノロジーズネザーランドビーブイ 回転円板形記憶装置
US20050116360A1 (en) 2003-12-01 2005-06-02 Chien-Chao Huang Complementary field-effect transistors and methods of manufacture
US7670892B2 (en) * 2005-11-07 2010-03-02 Texas Instruments Incorporated Nitrogen based implants for defect reduction in strained silicon

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004048008A (ja) * 1993-09-02 2004-02-12 Renesas Technology Corp 半導体装置及びその製造方法
JPH09181305A (ja) * 1995-12-21 1997-07-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11163163A (ja) * 1997-11-21 1999-06-18 Nec Corp 半導体装置の製造方法
JP2001274381A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置の製造方法
JP2003273240A (ja) * 2002-03-19 2003-09-26 Hitachi Ltd 半導体装置及びその製造方法
WO2005094299A2 (en) * 2004-03-26 2005-10-13 Texas Instruments Incorporated Improved cmos transistors and methods of forming same

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