JP2010532572A - トランジスタのゲート電極のプレアモルファス化のブロッキング - Google Patents

トランジスタのゲート電極のプレアモルファス化のブロッキング Download PDF

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Abstract

トランジスタのソース／ドレイン領域を選択的にプレアモルファス化する一方で、トランジスタのゲート電極はプレアモルファス化しない技術が提供される。例示的実施形態においては、ゲート電極にわたってプレアモルファス化注入ブロッキング材料が形成される。更に例示的実施形態においては、各種ストレッサを用いてチャネル領域に歪みが誘発される。

Description

概して、本発明は集積回路の形成に関し、より詳細にはトランジスタの形成に関する。
集積回路を製作するには、特定の回路レイアウトに従って所与のチップ領域に多数の回路素子を形成する必要がある。概して、複数のプロセス技術が現在実施されており、マイクロプロセッサ、ストレージチップなどの複合回路に対しては、動作速度及び／又は電力消費量及び／又は費用効果の点で優れた特性を備えるという理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされている。
ＣＭＯＳ技術を用いた複合集積回路の製造においては、Ｎチャネルトランジスタ及びＰチャネルトランジスタなどの何百万ものトランジスタが結晶性半導体層を含む基板に形成される。
Ｎチャネルトランジスタであるか、Ｐチャネルトランジスタであるかを問わず、ＭＯＳトランジスタはいわゆるＰＮ接合を備えている。このＰＮ接合は、高濃度ドープされたドレイン領域とソース領域との境界に形成され、ドレイン領域ならびにソース領域の間には逆にドープされたチャネル領域が形成され。
チャネル領域の導電性、つまり、導電性チャネルの駆動電流容量は、チャネル領域近傍に形成され、薄い絶縁層によってこの領域から分離されているゲート電極により制御される。チャネル領域の導電性は、導電性チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数電荷キャリアの移動度、及びトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソース及びドレイン領域間の距離に左右される。従って、制御電圧をゲート電極に印加すると、絶縁層の下方に導電性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の導電性によって、ＭＯＳトランジスタの特性が実質的に決定される。従って、チャネル長が縮小し、これによりチャネル抵抗率が下がることで、チャネル長さが集積回路の動作速度を上げるための主要な設計基準となる。
しかし、トランジスタの寸法を縮小し続けると、それに関連した複数の問題が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこのような問題に取り組む必要がある。この点における主要な課題として、新たなデバイス世代に対してトランジスタのゲート電極など、極限寸法の回路素子を確実に再現可能に生成する改良されたフォトリソグラフィ及びエッチストラテジーを構築することが挙げられる。更に、所望のチャネル制御性を与えるとともに、シート抵抗及び接触抵抗を低くするように、ドレイン及びソース領域には、側方向の他に垂直方向にも非常に高度なドーパントプロファイルが求められる。更に、漏れ電流の制御を考えると、ゲート絶縁層に対してＰＮ接合の垂直位置もまた主要な設計基準となる。従って、チャネル長を短くすると、ゲート絶縁層及びチャネル領域により形成される境界に対してドレイン及びソース領域の深度も浅くする必要があり、このために、高度な注入技術が求められる。他のアプローチによれば、ゲート電極に対して特定のオフセットを有し、隆起したドレイン及びソース領域と呼ばれるエピタキシャル成長させた領域が形成されて、この隆起したドレイン及びソース領域の導電性が増加し、一方ではゲート絶縁層に対して浅いＰＮ接合を維持することができる。
他のアプローチとしては、確実にシリサイド化できる深いソース／ドレイン領域を形成し、これにより低抵抗のコンタクトが形成され、一方では、この深いソース／ドレイン領域とゲートとの間に浅いソース／ドレイン拡張部を設けることが挙げられる。
通常、ドーパントプロファイルは注入技術により得られる。最新の集積回路の製作にはイオン注入は不可欠である。イオン注入においては、所要のイオンビームが生成されて基板に注入され、半導体表面の直下で停止する。現在では、イオン注入は、ソース及びドレイン領域と、チャネルとソース／ドレインコンタクト間に浅い拡張接合部と、電気的に活性化したゲート電極とを形成するように用いられる。通常、イオン注入後にアニールステップが行われる。このステップは、注入の間にイオンが半導体結晶格子の格子間のスペースを塞いでしまう場合に生じる損傷を回復するようにするものである。
トランジスタデバイスが１００ｎｍ以下に縮小されると、許容範囲の短チャネル性能を持つ高い電流駆動能力に対応するために高濃度ドープされた非常に浅い接合部が必要とされる。ソース／ドレイン拡張接合部の抵抗率を低下させるための重要なパラメータは、ドーパントの最大ドーピングレベルではなくドーパントの拡散傾斜(diffusion slope)であると考えられている。従って、ボックス形のプロファイルを実現させるための最新のプロセス技術を構築することが、接合部の抵抗率をより低く維持するための効率的な方法であると思われる。
イオン注入と高速熱アニールによる従来の接合部形成法では、急勾配で非常に浅い接合プロファイルを形成することは非常に困難である。その理由は、アニーリングの間に注入により生じる点欠陥とドーパント原子間の相互作用により、プロファイルの形状が非常に拡大されてしまう、つまり、プロファイルの傾斜が小さくなってしまうからである。低抵抗で非常に浅いボックス形のソース／ドレイン拡張接合部を実現するための有望な解決策として、プレアモルファス化注入（ＰＡＩ：Pre-Amorphization Implant）を使ったレーザ熱アニールが非常に注目を集めている。
極限寸法、つまり、トランジスタのゲート長の寸法、を縮小し続けるには、上述のプロセスステップに関する非常に複雑なプロセス技術を適用し、場合によっては新たに構築する必要があるので、所与のチャネル長に対してチャネル領域の電荷キャリア移動度を増加させることによりトランジスタ素子のチャネル導電性も高め、これにより、将来の技術ノードに対する進歩と同等の性能向上を実現させることができ、更に、デバイスのスケーリングに関連して上述した多くのプロセスの適用を回避あるいは少なくとも先送りにすることが提案されている。電荷キャリア移動度を増加させる１つの実効的なメカニズムとしては、例えば、チャネル領域近傍に引張応力か圧縮圧力を生成して対応の歪みをチャネル領域に生成し、チャネル領域中の格子構造を変化させることが挙げられる。
これにより、電子と正孔の移動度がそれぞれ変化する。例えば、チャネル領域に引張歪みを生成すると電子の移動度が増加し、引張歪みの大きさと方向とに応じて、５０％あるいはそれ以上の移動度の増加を得ることができ、これに対応して導電性も増加する。他方では、チャネル領域中の圧縮歪みにより正孔移動度が増加する。これにより、Ｐ型トランジスタの性能が向上する可能性が与えられる。集積回路の製作に応力あるいは歪み技術を導入することは、今後のデバイス世代にとって非常に有望なアプローチである。その理由は、例えば、歪みのあるシリコンは、高額な半導体材料を必要とせずに高速でパワフルな半導体デバイスの製作を可能にし、更に、十分に確立された多くの製造技術にも依然として使用することができる「新たな」タイプの半導体材料として考えられているからである。
これにより、例えば、引張応力あるいは圧縮応力を生成して対応の歪みを生じさせるように、シリコン／ゲルマニウム層あるいはシリコン／炭素層をチャネル領域とその下方に導入することが提案されている。チャネル領域とその下方に応力生成層を導入することでトランジスタの性能が非常に向上すると考えられてはいるものの、従来の十分に承認されたＭＯＳ技術に対応の応力層を形成するには非常な努力がなされている。例えば、ゲルマニウムあるいは炭素含有応力層をチャネル領域とその下方の適切な位置に形成するためのプロセスフローに付加的なエピタキシャル成長技術を構築し実装する必要がある。従って、プロセスが非常に複雑になってしまい、その結果、製造コストが増加して、生産歩留まりが低下してしまう可能性もある。
従って、他のアプローチでは、チャネル領域内に所望の歪みを生成するために、例えば、オーバーレイ層、スペーサ素子などにより生成される外部応力が用いられる。特定の外部応力を与えることでチャネル領域に歪みを生成するプロセスは有望なアプローチではあるものの、これは、所望の応力を生成するために、コンタクト層やスペーサなどによってチャネル領域に与えられる外部応力の応力転送メカニズムの実効性に左右されるプロセスである。従って、応力転送メカニズムの実効性は、チャネル領域内に付加的な応力層を必要とする上述のアプローチに対して著しい利点を提供するものの、プロセス及びデバイスの特性に左右されてしまい、トランジスタのタイプによってパフォーマンスゲインが低下してしまうことがある。
他のアプローチでは、トランジスタのドレイン及びソース領域に歪みのあるシリコン／ゲルマニウム層を形成することでＰＭＯＳトランジスタの正孔移動度が向上する。その際に、圧縮歪みのかけられたドレイン及びソース領域は、隣接するシリコンチャネル領域に一軸性の歪みを生成する。このために、ＰＭＯＳトランジスタのドレイン及びソース領域には選択的にリセスが設けられ、一方でＮＭＯＳトランジスタはマスキングされる。続いて、シリコン／ゲルマニウム層がエピタキシャル成長によりＰＭＯＳトランジスタに選択的に形成される。同様に、トランジスタのドレイン及びソース領域に歪みのあるシリコン／炭素層を形成することでＮＭＯＳトランジスタの電子移動度が向上する。その際に、引張歪みのかけられたドレイン及びソース領域は、隣接するシリコンチャネル領域に一軸性の引張歪みを生成する。ＰＭＯＳトランジスタと、従ってＣＭＯＳデバイス全体のパフォーマンスゲインを考えると、本技術には著しい利点があるものの、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのパフォーマンスゲインの差のバランスをとるように、適切な設計を用いる必要がある。
本発明は上述した問題の影響を回避するか、少なくとも減らすことのできる様々な構造及び方法に関する。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
概して、本文に開示されている主題は、トランジスタの製造において、ソース／ドレイン領域の少なくとも一部がプレアモルファス化され、ゲート電極はプレアモルファス化されないトランジスタを形成できる技術に関する。
１つの例示的方法においては、基板が提供される。該基板は、ゲート電極にわたってプレアモルファス化注入ブロッキング材料で覆われたトランジスタのゲート電極を有する。該基板は更に、プレアモルファス化注入ブロッキング材料を含まないトランジスタのソース／ドレイン領域を含む。該基板はプレアモルファス化注入プロセスにさらされ、これにより、ソース／ドレイン領域の少なくとも一部がプレアモルファス化される一方で、ゲート電極はプレアモルファス化注入プロセスからブロックされる。
他の例示的方法においては、トランジスタのソース／ドレイン領域が選択的にプレアモルファス化される一方で、トランジスタのゲート電極はプレアモルファス化されない。
更に他の実施形態によれば、半導体デバイスは、プレアモルファス化部分を有するソース／ドレイン領域を有する少なくとも１つのトランジスタを含む。少なくとも１つのトランジスタのゲート電極にはプレアモルファス化部分は含まない。
本文に開示された例示的実施形態に従う、トランジスタのソース／ドレイン領域は選択的にプレアモルファス化され、一方、トランジスタのゲート電極はプレアモルファス化から保護されているトランジスタを含む半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、トランジスタのソース／ドレイン領域は選択的にプレアモルファス化され、一方、トランジスタのゲート電極はプレアモルファス化から保護されているトランジスタを含む半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、トランジスタのソース／ドレイン領域は選択的にプレアモルファス化され、一方、トランジスタのゲート電極はプレアモルファス化から保護されているトランジスタを含む半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、トランジスタのソース／ドレイン領域は選択的にプレアモルファス化され、一方、トランジスタのゲート電極はプレアモルファス化から保護されているトランジスタを含む半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、トランジスタのソース／ドレイン領域は選択的にプレアモルファス化され、一方、トランジスタのゲート電極はプレアモルファス化から保護されているトランジスタを含む半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、トランジスタのソース／ドレイン領域は選択的にプレアモルファス化され、一方、トランジスタのゲート電極はプレアモルファス化から保護されているトランジスタを含む半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、トランジスタのソース／ドレイン領域は選択的にプレアモルファス化され、一方、トランジスタのゲート電極はプレアモルファス化から保護されているトランジスタを含む半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、トランジスタのソース／ドレイン領域は選択的にプレアモルファス化され、一方、トランジスタのゲート電極はプレアモルファス化から保護されているトランジスタを含む半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従うトランジスタを有する半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従うトランジスタを有する半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、応力メモライゼーション技術によりソース／ドレイン領域に固有応力を形成する際の半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、応力メモライゼーション技術によりソース／ドレイン領域に固有応力を形成する際の半導体デバイスの概略的断面図。 ２つの異なる型のトランジスタを含む半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、トランジスタのソース／ドレイン領域は選択的にプレアモルファス化され、一方、トランジスタのゲート電極はプレアモルファス化から保護されている、Ｐチャネルトランジスタ及びＮチャネルトランジスタなどの２つの異なる型のトランジスタを含む半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、トランジスタのソース／ドレイン領域は選択的にプレアモルファス化され、一方、トランジスタのゲート電極はプレアモルファス化から保護されている、Ｐチャネルトランジスタ及びＮチャネルトランジスタなどの２つの異なる型のトランジスタを含む半導体デバイスの概略的断面図。 本文に開示された例示的実施形態に従う、トランジスタのソース／ドレイン領域は選択的にプレアモルファス化され、一方、トランジスタのゲート電極はプレアモルファス化から保護されている、Ｐチャネルトランジスタ及びＮチャネルトランジスタなどの２つの異なる型のトランジスタを含む半導体デバイスの概略的断面図。
本発明は、添付の図面と併せて以下の説明を参照することによって理解することができる。図面において、同じ参照符号は同様の要素を示す。
本文に開示された主題は、様々に変更することができ、また他の態様をとることもでき、その特定の実施形態は図面において例として示しており、本文にその詳細を記載する。しかし、本文に記載された特定の実施形態は、本発明を開示されている特定の形式に制限するものではなく、むしろ、添付の請求項に定義される本発明の精神及び範囲内の全ての変形、等価物、代替物に及ぶものとする。
本発明の各種の例示的実施形態を以下に記載する。簡素化のために、本明細書に現実の実装品の特徴を全てを記載することはしない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
以下、本発明を添付の図面を参照しながら説明する。各図面には、単に説明を目的として、更に、当業者には周知の詳細な説明で本発明を曖昧なものにしないように、様々な構造、システムならびに装置が概略的に描かれている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
概して、本文に開示されている主題は、プレアモルファス化されたソース／ドレイン領域とプレアモルファス化されていないゲート電極（つまり、ソース／ドレイン領域をプレアモルファス化する間、ゲート電極の結晶構造は保護される）とを含むトランジスタを形成できる技術に関する。この目的のために、以下で「ブロッキング材料」と称されるプレアモルファス化注入ブロッキング材料は、ゲート電極の上方に形成されうる。ブロッキング材料は、同じプロセスステップでゲート電極を備えて形成されてもよい。他の例示的実施形態では、ブロッキング材料は別々に形成されてもよいし、ゲート電極を形成後に与えられてもよい。プレアモルファス化により、ドーパント注入が促進され、更に、浅いボックス形のドーパントプロファイルがゲート電極近傍に形成されうる。このブロッキング材料はトランジスタ形成の任意の適切なステップにおいて除去してもよい。ある例示的実施形態では、ブロッキング材料は、少なくとも、ソース／ドレイン領域及びゲート電極にシリサイドを形成する前に除去される。ブロッキング材料は、除去されることになる他の材料とともに、十分に確立された製造プロセスに従って除去されてもよい。従って、ブロッキング材料は、十分に確立された製造プロセスと比べて付加的なステップを必要とせずに除去される。例えば、ゲート電極に隣接してサイドウォールスペーサを形成する間にブロッキング材料が除去されてもよい。十分に確立されているように、サイドウォールスペーサは、ソース／ドレイン領域に所望のドーパントプロファイルを生成するためのマスクとして使用されうる。
本文に開示している原理は、ゲート電極下方の、各々に応力がかけられたチャネル領域を形成するためのストレッサと併用しても有益である。例えば、サイドウォールスペーサはチャネル領域に応力を誘発しうる。サイドウォールスペーサは、それ自体がチャネル領域に応力を誘発しうる中間ライナによってゲート電極とソース／ドレイン領域から分離されてもよい。更に、トランジスタにわたって、例えば、誘電接触層の形態で、あるいはエッチストップ層の形態で応力誘発層が形成されてもよい。更に例示的実施形態によれば、サイドウォールスペーサは応力誘発層の形成前に除去されてもよい。チャネル領域に応力を転送する他の方法としては、応力メモライゼーション技術が挙げられる。ここでは、ソース／ドレイン領域上にカバー層が形成される。このカバー層は、プレアモルファス化したソース／ドレイン領域をアニールする間に生じる応力に、無視できないほどの変形を生じさせずに耐えることができる、比較的堅い材料で形成され、ソース／ドレイン領域自体に各々の逆向きの応力が形成されるようになっている。この応力は、カバー層の除去後であっても保護される、つまり、記憶される。
本発明の主題は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方に適用できる。ここで、ＮＭＯＳなる用語は、いずれのタイプのＮチャネル電界効果トランジスタに対する一般概念として考えられるものであり、同様に、ＰＭＯＳなる用語は、いずれのタイプのＰチャネル電界効果トランジスタに対する一般概念として考えられるものであることはわかるであろう。ある例示的実施形態によれば、ＰＭＯＳトランジスタと同様、ＮＭＯＳトランジスタのゲート電極の結晶構造は、ソース／ドレイン領域をプレアモルファス化する間、保護される。他の実施形態によれば、ソース／ドレイン領域をプレアモルファス化する間、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの一方のゲート電極の結晶構造だけが選択的に保護され、もう一方のゲート電極はプレアモルファス化される。例えば、ＮＭＯＳトランジスタのゲート電極はプレアモルファス化の間、選択的に保護された結晶であってもよく、ＰＭＯＳトランジスタのゲート電極はアモルファス化されてもよい。
驚くべきことに、本文に開示している実施形態では、ＮＭＯＳトランジスタに対して最大で約４〜８％まで速度が向上する。更に、本主題により、半導体デバイス全体の性能に影響を及ぼすＮＭＯＳトランジスタとＰＭＯＳトランジスタの性能バランスを更に正確にとることができる。
１つの例示的実施形態では、トランジスタの製造において、トランジスタのソース／ドレイン領域が選択的にプレアモルファス化され、その一方で、トランジスタのゲート電極、つまり、ゲート電極の結晶構造は維持される。トランジスタのチャネル領域に対応する歪みを誘発する十分に確立されたストレッサと組合せることで、トランジスタのゲート電極をプレアモルファス化させないで（多）結晶状態にしておくことによって、各々のトランジスタのチャネル領域中への応力／歪み転送が増加することが明らかになっている。
図１Ａに、基板１０１を含む半導体デバイス１００の断面図を概略的に示す。この基板とその上にトランジスタ素子が形成される。基板１０１は、トランジスタ素子の形成が可能な、実質的な結晶性半導体層１０３が形成された適切な基板であってもよい。１つの例示的実施形態では、半導体層１０３は、シリコンベースの半導体材料であり、埋め込み絶縁層（図示せず）に形成されてもよい。従って、基板１０１はＳＯＩのような基板であってもよい。他の実施形態では、半導体層１０３はバルク半導体基板の上面に形成されてもよく、その場合、トランジスタ素子はバルクトランジスタデバイスであってよい。図１Ａ〜４Ｂを通して１つのトランジスタだけを図示しているが、例示的実施形態によれば、半導体層１０３とその上には複数のトランジスタが形成されてよいことがわかるであろう。半導体層１０３は、トランジスタ素子の特定の設計基準に、例えば、トランジスタ素子がＳＯＩのようなトランジスタである場合に、特定の設計基準に適応する厚みを有しうる。ＳＯＩトランジスタなる用語は、少なくとも１つの絶縁部分が形成され、その上方にはトランジスタ素子の形成に適切な結晶性半導体層が形成された、いずれの基板及びトランジスタに対する一般的な用語として理解されるものであることはわかるであろう。一例示的実施形態では、半導体層１０３は、一部空乏化トランジスタ素子を形成できるように設計される。一方、他の実施形態では、層１０３の厚みは完全空乏化デバイスの形成に適切な厚みであってもよく、あるいは他の場合では、バルクデバイスが層１０３に形成されてもよい。
図１Ａに示すように、半導体デバイス１００を形成する典型的なプロセスフローは以下のプロセスを含みうる。基板１０１は、埋め込み絶縁層を含む場合に、例えばドープされていない、あるいはプレドープされた結晶性シリコン層の形態で半導体層１０３を受け入れる。その場合に、シリコン層は、ウェーハ接合技術により、あるいはＳＯＩ基板を形成するためのその他の十分に確立された技術により形成されうる。他の場合では、半導体層１０３は、基板１０１に与えられる実質的な結晶性テンプレートに基づいて、エピタキシャル成長技術により形成されうる。その後、フォトリソグラフィ及び異方性エッチ技術などの十分に確立されたレシピに基づいて絶縁構造（図示せず）を形成してもよく、その後、トレンチ絶縁構造が検討される場合には、適切な蒸着及び研磨技術が行われる。次に、酸化及び／または蒸着によって適切な誘電層１０６Ａが形成され、続いてポリシリコンやプレドープされたポリシリコンなどのゲート電極材料層１０５Ａが蒸着されてもよい。この蒸着は、低圧化学気相蒸着（ＣＶＤ）技術によって行われてもよい。誘電層１０６Ａはゲート絶縁層として機能する。
プレアモルファス化注入ブロッキング材料蒸着プロセス１３０により、プレアモルファス化された注入ブロッキング材料１３２（図１Ｂ）がゲート電極材料層１０５Ａにわたって形成される。この蒸着プロセス１３０は、プレアモルファス化注入ブロッキング材料１３２を蒸着するための適切な方法、例えば、プラズマアシスト化学気相蒸着などの化学気相蒸着、スパッタリングなどの物理蒸着などとしてもよい。このプレアモルファス化注入ブロッキング材料は、後続の製造段階で行われるプレアモルファス化注入をブロックできるいずれの材料としてもよい。例えば、プレアモルファス化注入ブロッキング材料は、例えばシリコン−酸素−窒素（ＳｉＯＮ））や、例えば、窒化シリコンであってよい。
図１Ｂに、ゲート電極層１０５Ａにわたってプレアモルファス化された注入ブロッキング材料１３２がすでに形成されている、更に次の製造段階の半導体デバイス１００を示す。その後、プレアモルファス化注入ブロッキング材料１３２、ゲート電極材料１０５Ａ、及び誘電層１０６Ａが、十分に確立された技術に基づいて、例えばマスク１３３と少なくとも１つの異方性エッチプロセス１３４とを用いてパターニングしてもよい。例えば、当技術分野ではシリコン、窒化シリコン、及び二酸化シリコンに対する選択性の高いエッチレシピが確立されており、エッチプロセス１３４の間にそのようなレシピを用いてもよい。レジストマスクやハードマスク、あるいはその両方をデバイスのストラテジーに応じて使用し、ゲート電極材料をパターニングするようにしてもよい。このようにすることで、各々のゲート絶縁層１０６とゲート電極１０５とがプレアモルファス化注入ブロッキング材料１３２で覆われる。マスク１３３は十分に確立された技術に応じて除去されてもよい。例えば、十分に確立された酸素プラズマベースのプロセスに基づいてレジストマスクが除去され、その後、適切な洗浄プロセスを行うことができる。
図１Ｃに、異方性エッチプロセス１３４が完了し、それにより各々のゲート絶縁層１０６とゲート電極１０５とがプレアモルファス化注入ブロッキング材料１３２で覆われた、更に次の製造段階における半導体デバイス１００を示す。その後、図１Ｃに例示しているように、例えばプレアモルファス化注入（ＰＡＩ）による半導体層１０３への注入といった十分に確立された技術により、プレアモルファス化注入プロセス１３５が行われる。例示的実施形態によれば、プレアモルファス化注入に使用される元素は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、キセノン（Ｘｅ）などであってもよい。例示的実施形態によれば、プレアモルファス化注入はイオンとして、例えば、正電荷を持つイオンとして注入される。前述のように、プレアモルファス化注入ブロッキング材料１３２により、プレアモルファス化注入プロセス１３５が停止する。従って、ゲート電極１０５は実質的にプレアモルファス化されない状態、例えば、本来の（多）結晶構造の状態に維持される。
１つの例示的実施形態では、マスク１３３は、図１Ｃに示すように、プレアモルファス化プロセス１３５を実行する前に除去される。他の例示的実施形態では、マスク１３３はプレアモルファス化プロセス１３５の間、与えられていてもよい。このようにして、マスク１３３はプレアモルファス化注入ブロッキング材料として機能しうる。他の例示的実施形態によれば、マスク１３３は、例えば、寸法や材料などにおいて、ゲート電極１０５のプレアモルファス化をブロックするプレアモルファス化注入ブロッキング材料として機能するように構成されてもよい。この例示的実施形態では、マスク１３３がプレアモルファス化注入ブロッキング材料として機能でき、付加的なプレアモルファス化注入ブロッキング材料１３２が省かれてもよい。
更に例示的実施形態によれば、トランジスタ１１０のソース／ドレイン領域１１２はチャネル領域１１３とは異なる組成からなる。例えば、チャネル領域１１３はシリコンベースであり、ソース／ドレイン領域はシリコンと、シリコンとは異なる共有結合半径を有する更に構成要素を含んでもよい。これにより、ソース／ドレイン領域の格子定数とシリコンの格子定数とが異なり、その結果、チャネル領域に各々の歪みが誘発される。例えば、ソース／ドレイン領域が、ゲルマニウム（Ｇｅ）やスズ（Ｓｎ）など、シリコンよりもある程度大きな共有結合半径を有する場合に、チャネル領域１１３に圧縮応力が誘発される。同様に、ソース／ドレイン領域が炭素（Ｃ）など、シリコンよりもある程度小さな共有結合を有する場合に、ソース／ドレイン領域１１２は、チャネル領域１１３において引張歪みが誘発される。各々の更に構成要素に対する各々の量は、十分に確立された組成により考慮されうる。例えば、ゲルマニウムは１〜３０％の範囲の量で供給されてもよく、炭素は０．１〜１０％の範囲の量で供給されてもよい。
１つの例示的実施形態では、更に構成要素を、プレアモルファス化プロセス１３５を行う前にソース／ドレイン領域に蒸着してもよい。例えば、十分に確立された技術及びレシピに基づいて、半導体層１０３にリセス（図示せず）を形成してもよい。その後、所望の半導体組成物でリセスが充填されてもよい。このプロセスにおいて、十分に確立されたエッチング及びマスキングステップが行われることはわかるであろう。別の例示的実施形態では、イオン注入によって更に構成要素が蒸着されてもよい。更に構成要素を有するソース／ドレイン領域が、ゲート電極の形成前か形成後に形成されてよい。更に他の実施形態によれば、プレアモルファス化注入は、更に構成要素に基づくものであってもよい。換言すれば、領域１３６は、更に構成要素を各々の注入パラメータを用いて注入することによってのプレアモルファス化される。
図１Ｄに、プレアモルファス化プロセス１３５が完了し、半導体層１０３にプレアモルファス化領域１３６がすでに形成されている更に次の製造段階における半導体デバイス１００を示す。ある例示的実施形態では、トランジスタ１１０のソース／ドレイン領域（図１Ｄには図示せず）が形成されるであろう半導体層１０３の少なくとも一部がプレアモルファス化されるように、プレアモルファス化領域１３６が形成される。例えば、プレアモルファス化領域１３６は、ソース／ドレイン領域よりも小さくなるように、また、完全にソース／ドレイン領域内に設けられるように形成されうる。更に、プレアモルファス化領域１３６は、ソース／ドレイン領域よりも大きくなるように形成されてもよく、その場合、ソース／ドレイン領域は完全にプレアモルファス化領域１３６内に設けられる。更に、プレアモルファス化領域１３６は、トランジスタ１１０のソース／ドレイン領域で一部が覆われるように形成されてもよい。更に、プレアモルファス化領域１３６は、トランジスタ１１０のソース／ドレイン領域を画定するように形成されてもよい。
図１Ｅに、ドーピングプロセスが完了し、浅くドープされた領域１３７がすでに形成されている更に次の製造段階における半導体デバイス１００を示す。浅くドープされた領域１３７は、ボックス形であってもよく、その他の所望の形状であってもよい。ある例示的実施形態によれば、ドーピングプロセスにおいて、プレアモルファス化領域１３６にドーパントが注入される。ここでは、ゲート絶縁層１０６、ゲート電極１０５及びその上を覆うプレアモルファス化注入ブロッキング材料１３２は、ドーパント注入プロセスに対するマスクとして機能しうる。
ドレイン及びソース領域１１２の錯体濃度に求められる所要の横方向のドーパントプロファイルを得るように、任意の注入シーケンスを行ってもよいことは分かるであろう。ゲート電極１０５を形成する前に、半導体層１０３内に所望の垂直方向のドーパントプロファイルを形成するように、複数の注入シーケンスがすでに行われていてもよいことは分かるであろう。
図１Ｅ〜１Ｇに、本文に開示されている例示的実施形態に従ってサイドウォールスペーサを形成するためのプロセスシーケンスを更に例示する。図１Ｅに例示する第１ステップでは、サイドウォールスペーサ材料蒸着プロセス１３８が行われ、サイドウォールスペーサ材料層１３９（図１Ｆ）がゲート電極１０５とその上を覆うプレアモルファス化注入ブロッキング材料１３２とにわたって蒸着される。サイドウォールスペーサ材料蒸着プロセス１３８は、例えば、プラズマアシストＣＶＤプロセスや任意の他の蒸着プロセスであってよい。このサイドウォールスペーサ材料は、酸素及び窒素、例えば酸化シリコン及び窒化シリコンなどの任意の適切な誘電材料であってもよい。例えば、サイドウォールスペーサ材料は窒化シリコンであってもよい。
図１Ｆに、サイドウォールスペーサ材料層１３９がすでに形成されている更に次の製造段階における半導体デバイス１００を示す。次に、サイドウォールスペーサ材料層１３９の異方性エッチを行ってサイドウォールスペーサを形成するように異方性エッチプロセス１４０が行われる。１つの例示的実施形態によれば、サイドウォールスペーサを形成するために用いられる異方性エッチプロセス１４０とともに、プレアモルファス化注入ブロッキング材料１３２も除去される。他の例示的実施形態によれば、プレアモルファス化注入ブロッキング材料１３２は、別のプロセスステップで除去される。
図１Ｇに、サイドウォールスペーサ１１１がすでに形成されている更に次の製造段階における半導体デバイス１００を示す。本発明の例示的実施形態によれば、十分に確立された技術によってソース／ドレイン領域１１２に所望のドーパントプロファイル１４１を形成するためにサイドウォールスペーサ１１１を使用してもよい。例えば、更に例示的実施形態によれば、ソース／ドレイン領域１１２に所望のドーパントプロファイル１４１を生成するために、サイドウォールスペーサ１１１をマスクとして使用して、各々のイオン注入ドーピングプロセス１４２によってソース／ドレイン領域１１２にドーパントが注入される。
スペーサ１１１は領域１１２の対応するドーパントプロファイル１４１の要件に応じて形成されるので、各々のスペーサ１１１の幅とその数とは、ドーパントプロファイルの要件に応じて変化することはわかるであろう。例えば、単一のスペーサ素子１１１で十分にドレイン及びソース領域１１２を形成するための注入マスクとして機能する場合もあれば、２以上のスペーサ素子を形成して注入マスクとして機能させる場合もある。各々の注入サイクルあるいはいくつかの注入サイクル後、あるいは、最終の注入プロセス後に、対応のアニールプロセスを実行して、注入したドーパントを実質的に活性化させ、プレアモルファス化領域１３６と、半導体層１０３に注入によって生じた損傷が更にある場合には、そのような損傷を実質的に再結晶化させるようにしてもよい。
例示的実施形態では、サイドウォールスペーサ１１１は、ゲート電極１０５下方のチャネル領域１１３に固有応力を誘発するように構成されてもよい。応力のタイプ、つまり、圧縮応力や引張応力は、トランジスタ型に応じて、つまり、トランジスタ１１０がＰＭＯＳトランジスタであるかＮＭＯＳトランジスタであるかに応じて選択されることはわかるであろう。更に他の例示的実施形態では、圧縮応力や引張応力などの特定の固有応力タイプが示されるように複数のスペーサ１１１を形成して、各々のチャネル領域１１３の歪み生成を強化するようにしてもよい。例えば、プラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）などの十分に確立されたレシピに基づいてサイドウォールスペーサ材料層を蒸着してもよい。その場合、蒸着される層に所望の固有応力が生成されるように、対応のスペーサ層を形成する間の蒸着パラメータを調整してもよい。例えば、窒化シリコンの蒸着などの蒸着の間、温度、圧力、イオンボンバード処理などの蒸着パラメータの調整を行い、各々の層に、約１．５ギガパスカルかそれ以上の圧縮応力から、略同じ大きさの引張応力までの範囲の固有応力を得るようにしてもよい。
図１Ｈに、プレアモルファス化された領域１３６がアニールされ、ドーパントプロファイル１４１によって示されるドーパントがすでに活性化している、更に次の製造段階における半導体デバイス１００を示す。ある例示的実施形態では、プレアモルファス化された領域は、十分に確立された技術に基づいてアニーリングされる。例えば、プレアモルファス化された領域のアニーリングにおいて、半導体デバイス１００全体が加熱されてよい。他の例示的実施形態によれば、プレアモルファス化された領域のアニーリングにおいて、例えばレーザー照射によってプレアモルファス化された領域１３６が選択的に加熱されてよい。
更に、図１Ｈに示す製造段階では、金属シリサイド領域１１４は、十分に確立された技術に基づいて、ソース／ドレイン領域１１２とゲート電極１０５との接触部分にすでに形成されている。例えば、各々の金属シリサイド領域１１４は、実質的にニッケルシリサイドあるいはニッケル／白金シリサイドから構成されてもよく、これらはシリコン／ゲルマニウム材料内に確実に形成されうる。更に、ニッケルあるいはニッケル／白金に基づく金属シリサイド領域１１４は、４００度を越えない適切な温度に基づいて形成されうる。金属シリサイド領域は、各々の金属を接触部分に蒸着し、半導体デバイス、あるいは少なくともその接触部分をシリサイド１１４を形成する十分な温度にさらすことによって形成されてもよい。
１つの例示的実施形態では、金属シリサイド領域１１４は、ニッケルあるいはニッケル／白金を含んでもよい。これらはドレイン及びソース領域１１２にシリコン／ゲルマニウムなどの、実質量の、シリコンではない材料を含むトランジスタ素子と併用して有利に用いることができる。他の実施形態では、金属シリサイド領域１１４は、チタン、コバルト、タングステン、白金などのほかの適切な耐火材料を含むことができる。更に、金属シリサイド領域１１４は、参照符号は同じであっても、実施形態によってはプロセス及びデバイス要件に応じて異なる材料から構成されうることはわかるであろう。
図１Ｈに示す更に他の例示的実施形態では、トランジスタにわたって応力誘発層が形成されてもよく、この応力誘発層によりゲート電極１０５下方のチャネル領域１１３に応力が誘発される。１つの例示的実施形態によれば、応力誘発層は誘電接触層１１７である。他の例示的実施形態では、応力誘発層はエッチストップ層１１８である。
ある例示的実施形態では、接触層１１７は、各々のチャネル領域１１３に対応の歪みを誘発するように、第１タイプの固有応力を有する。例えば、接触層１１７は、第１トランジスタ１００がＰチャネルトランジスタの場合に固有の圧縮応力を有する窒化シリコンから構成されてよい。従ってこの場合、スペーサ素子１１１も固有の圧縮応力を示すように形成されていてもよく、このようにすることで接触層１１７により提供される応力転送メカニズムがサポートされる。図示している例示的実施形態では、接触層１１７はトランジスタ１１０にごく接近して形成され、一実施形態では、第１接触層１１７は、ソース／ドレイン領域１１２に形成された各々の金属シリサイド領域１１４に直上に形成される。ある例示的実施形態では、一例示的実施形態では窒化シリコンから構成されうる接触層１１７は、トランジスタ１１０がＮチャネルトランジスタの場合、所望の大きさと種類の固有応力（例えば、特定の大きさの引張応力）を有する。その結果、この場合、接触層１１７により提供される応力転送メカニズムをサポートするように、スペーサ素子１１１もまた固有の引張応力を示すように形成されていてもよい。
更に、第１接触層１１７とその上方にはエッチストップ層あるいはエッチインジケータ層１１８が形成されてもよく、該層１１８は、トランジスタ１１０にわたっての第２接触層（図示せず）を除去するための後続のエッチプロセスを確実に制御することができる適切な材料から形成されうる。例えば、エッチストップ層あるいはエッチインジケータ層１１８は、二酸化シリコン層の形態で与えられてもよい。
例えば窒化シリコン層として第１接触層１１７を蒸着するためにＰＥＣＶＤプロセスを実行してもよい。その場合、上述したように、第１接触層１１７に所望の種類と大きさの固有応力が与えられるような方法で蒸着パラメータが調整されてもよい。対応の蒸着条件は当技術分野において十分に確立されている。例えば、第１接触層１１７は、トランジスタ１１０がＰチャネルトランジスタの場合は特定の大きさの圧縮応力を有するように蒸着され、トランジスタ１１０がＮチャネルトランジスタの場合は特定の大きさの引張応力を有するように蒸着されうる。その後、エッチストップあるいはエッチインジケータ層１１８は、十分に確立されたＰＥＣＶＤ技術に基づいて蒸着されうる。
接触層１１７の上方には層間絶縁材料層（図示せず）を完成させるように、層間絶縁材料が形成されてもよく、ここでは、トランジスタ１１０の各々の接触領域への、例えば、ゲート電極１０５とドレインあるいはソース領域１１２への対応のコンタクトが形成されることになる。
他の例示的実施形態によれば、サイドウォールスペーサ１１１は、あるいは複数のサイドウォールスペーサがある場合には、少なくとも１つのサイドウォールスペーサは、応力誘発層の形成前にゲート電極１０５から除去されてよい。
図２に、図１Ｈに示す半導体デバイス１００の単一のサイドウォールスペーサ１１１に代えてスペーサ構造１０７が形成されうる他の実施形態を示す。他の例示的実施形態によれば、スペーサ構造１０７は、図示されている製造段階においては、二酸化シリコンなどの適切な材料から構成されうるオフセットスペーサ１０８を含みうる。オフセットスペーサ１０８は、必要に応じて、デバイス１００を蒸着及び／あるいは酸化し、層の水平部分を異方的に除去してスペーサ１０８を形成することにより形成されてもよい。更に、実質的にＬ字型をした共形ライナ、あるいはスペーサ１０９が形成されてもよい。つまり、スペーサ１０９はゲート電極１０５のサイドウォールに沿って延びる特定の厚み部分と、各々のドレイン及びソース領域１１２が形成される半導体層１０３の一部に沿って延びる実質的に厚みが同じ部分を含む。従って、スペーサ１０９は、共形に形成されたライナあるいはスペーサとして考えられてよい。その形状はゲート電極１０５の形状に実質的に対応するものであって、「水平」部分はドレイン及びソース領域１１２の一部に沿って延びており、これにより複数のスペーサ１１１をゲート電極１０５とドレイン及びソース領域１１２から分離している。
スペーサ１１１は、特定のエッチレシピを考慮して、スペーサ１０９の誘電材料に対して高いエッチ選択性を示しうる誘電材料から形成されてもよく、これにより、スペーサ１１１が選択的に除去され、一方では、スペーサ１０９が維持される。例えば、１つの例示的実施形態によれば、共形の、つまりＬ字形スペーサ１０９は二酸化シリコンから構成され、一方で複数のスペーサ１１１は窒化シリコンから構成されてよい。しかし、スペーサ１０９及び１１１に対する他の製法あるいはレジュメが検討されてもよい。例えば、別の例示的実施形態では、Ｌ字形スペーサ１０９は窒化シリコンから構成され、一方でスペーサ１１１は二酸化シリコンで構成してもよい。
この共形スペーサ１０９はまず、二酸化シリコンなどの適切な誘電材料を非常に共形に特定の厚みで蒸着することで形成されうる。その後、窒化シリコン層などの更にスペーサ層がＰＥＣＶＤなどの十分に確立されたレシピに基づいて蒸着されうる。その際に、上述したように、対応するスペーサ層を形成する間の蒸着パラメータは、蒸着される層１０９に所望の固有応力が生成されるように調整してもよい。
スペーサ構造１０７の各々の部分を除去あるいは蒸着する前に、ドレイン及びソース領域１１２に所要の側方向のドーパントプロファイルが得られるように、更に注入プロセスが実行されてもよい。
図３に、トランジスタ１１０にわたって形成された応力誘発層１１７、１１８を有する半導体デバイスの別の実施形態を示す。図３に示すトランジスタ１１０のスペーサ構造１０７は、図１Ｈに関して説明したスペーサ構造に従って形成されている。但し、サイドウォールスペーサ１１１は応力誘発層１１７、１１８を形成する前に除去されている。図３に示すトランジスタは、例えばＮＭＯＳトランジスタであってよい。従って、用いられる各種ストレッサは、チャネル領域１１３に引張歪みを誘発するように構成されてもよい。
図４Ａ及び４Ｂに、いわゆる応力メモライゼーション技術によりチャネル領域１１３に所望の歪みを確立する更に実施形態を例示する。図４Ａに、サイドウォールスペーサ１１１が除去されている点を除いて、図１Ｇに示した製造段階に相当する製造段階におけるトランジスタ１１０を示す。１つの例示的実施形態によれば、ソース／ドレイン領域１１２にわたって、カバー層蒸着プロセス１４４（例えば、ＰＥＣＶＤプロセス）によってカバー層１４３が形成される。このカバー層１４３は、例えば適切なマスキング及びエッチングレジュメを用いることによって選択的に蒸着されてもよい。他の例示的実施形態によれば、カバー層１４３はトランジスタ１１０全体にわたって形成されてもよい。カバー層１４３の蒸着後に、プレアモルファス化した領域１３６がアニールされる。通常、このアニーリングにより、プレアモルファス化した領域１３６の体積が縮小される。アニーリングの間、カバー層によりプレアモルファス化した領域１３６の縮小が抑えられるか、少なくとも減らされるので、チャネル領域１１３に引張歪みを誘発するアニールされた領域１３６に引張応力が成長する。カバー層１４３は、応力に対して適切な耐性を有するように、つまり、プレアモルファス化した領域１３６をアニーリングすることで生じる応力に耐えることができるように形成される必要があることはわかるであろう。１つの例示的実施形態によれば、カバー層１４３は窒化シリコンから形成される。
図４Ｂに、プレアモルファス化領域１３６をアニーリングした後の更に次の製造段階における半導体デバイス１００を示す。カバー層１４３の除去後であっても、応力は実質的に保存される、つまり「記憶される」ことが明らかになっている。カバー層は、各々のカバー層材料に対して十分に確立されたエッチ技術に基づいて除去（１４５）されてもよい。上述の例示的実施形態は単一のトランジスタに関して記載しているが、半導体デバイスは通常、複数のトランジスタを含むことはわかるであろう。複数のトランジスタは、Ｎチャネルトランジスタ型やＰチャネルトランジスタ型などの同一のトランジスタ型で構成されてもよい。別の例示的実施形態では、複数のトランジスタはＮチャネルトランジスタに加えてＰチャネルトランジスタを含む。
図５に、本主題の例示的実施形態に従う半導体デバイス２００を図示する。半導体デバイス２００は、Ｐチャネルトランジスタに加えてＮチャネルトランジスタを含む。図５に示しているように、１つの例示的実施形態によれば、基板１０１はＮチャネルトランジスタ１１０ｎとＰチャネルトランジスタ１１０ｐのゲート電極１０５を含み、Ｎ型トランジスタ１１０ｎとＰ型トランジスタ１１０ｐのゲート電極１０５はプレアモルファス化注入ブロッキング材料１３２で覆われている。トランジスタ１１０ｎ、１１０ｐは図１Ｅに示すトランジスタ１１０の製造段階に対応する製造段階において描かれたものであり、その詳細と製造についてはここで繰り返し記載しない。トランジスタ１１０ｎ、１１０ｐは、図１Ａ〜４Ｂに関して検討した上述の例示的実施形態の少なくとも１つに基づいて形成されうることはわかるであろう。
他の例示的実施形態によれば、プレアモルファス化注入ブロッキング材料１３２は、半導体デバイスのトランジスタ１１０全てのゲート電極１０５にわたって形成されるのではなく、半導体デバイスのトランジスタの一部にのみ形成される。換言すれば、プレアモルファス化注入ブロッキング材料１３２は、半導体デバイスのゲート電極の一部に選択的に形成される。１つの例示的実施形態によれば、プレアモルファス化注入ブロッキング材料１３２は、ＮＭＯＳトランジスタのゲート電極にわたって形成され、一方でＰＭＯＳトランジスタのゲート電極にはプレアモルファス化注入ブロッキング材料１３２は含まない。
図６Ａ〜６Ｃに、半導体デバイス３００を製造するためのプロセスシーケンスを例示する。ここでは、半導体デバイス３００のゲート電極の一部にわたってプレアモルファス化注入ブロッキング材料１３２が選択的に形成される。
図６Ａに、半導体層１０３を有する基板１００を含む半導体デバイス３００を示す。半導体デバイス３００は、半導体層１０３の上方に誘電層１０６Ａを含む。半導体層１０６Ａの上方には、ゲート電極材料層１０５Ａが形成される。ゲート電極材料層１０５Ａは、プレアモルファス化注入ブロッキング材料１３２に覆われている。上述した半導体デバイス３００の材料及び層は、図１Ａ及び１Ｂに示した半導体デバイス１００に関して説明した各々の材料及び層に対応し、その詳細はここでは繰り返し記載しない。
半導体デバイス３００は、第１トランジスタ１１０ｎが形成される第１領域１５０と、第２トランジスタ１１０ｐが形成される第２領域１５１とを含む。第１領域１５０ではプレアモルファス化注入ブロッキング材料１３２がフォトレジストやハードマスクなどのマスク１３３Ａで部分的に覆われ、第１トランジスタのゲート電極の側方向の寸法が定められる。第２領域１５１では、プレアモルファス化注入ブロッキング層１３２は覆われていない。マスク１３３Ａは十分に確立された技術に従って形成されてよく、マスクの材料はプレアモルファス化注入ブロッキング材料１３２に対して良好なエッチ選択性を有するように選択される。
第２領域１５１では、露出されたプレアモルファス化注入ブロッキング材料１３２はエッチプロセス１５４により選択的に除去され、一方で第１領域１５０のプレアモルファス化注入ブロッキング材料１３２はエッチプロセス１５４によって一部だけが除去され、これにより、マスク１３３Ａの下方にプレアモルファス化注入ブロッキング材料１３２の一部が維持される。プレアモルファス化注入ブロッキング材料１３２を除去することにより、ゲート電極材料層１０５Ａが露出される。次に、例えば第１領域１５０のマスク１３３Ａと同一タイプのゲート形成マスク１３３Ｂが第２領域１５１のゲート電極材料層１０５Ａにわたって形成される。
図６Ｂに、プレアモルファス化注入ブロッキング材料１３２の露出部分がゲート電極材料層１０５から除去され、第２領域１５１にゲート形成マスク１３３Ｂが形成されている、更に次の製造段階における半導体デバイス３００を示す。従って、図６Ｂの半導体デバイス３００の製造段階は、ゲート電極を第１領域及び第２領域にそれぞれ画定する２つのマスキング層１３３Ａ、１３３Ｂにより特徴付けられる。更に、第１マスキング層１３３Ａとゲート電極材料層１０５Ａの間には、プレアモルファス化注入ブロッキング材料１３２が設けられる。一方で、第２マスキング層１３３Ｂとゲート電極材料層１０５Ａとの間にはプレアモルファス化注入ブロッキング材料１３２は設けられない。図６Ｂに示す製造段階では、第２領域１５１の第２マスキング層１３３Ｂはゲート電極材料層１０５の直上に設けられる。
続いて、ゲート電極材料層１０５Ａの露出部分を除去する異方性エッチプロセス１３４を実行することで、第１マスキング層１３３Ａと第２マスキング層１３３Ｂにより画定されるゲート電極１０５が形成される。異方性エッチプロセス１３４は、図１Ｂに関して開示した詳細に基づいて実行されてもよい。その後、マスキング層１３３Ａとマスキング層１３３Ｂとは、図１Ｂに関して開示したような十分に確立された技術に基づいて除去される。１つの例示的実施形態によれば、マスキング層１３３Ａとマスキング層１３３Ｂとは、単一のステップで同一の技術を用いて除去可能である。例えば、第１マスキング層１３３Ａと第２マスキング層１３３Ｂとを形成するために同一の材料を使用してもよい。これにより、プレアモルファス化注入ブロッキング材料１３２により覆われているゲート電極を有する第１トランジスタとプレアモルファス化注入ブロッキング材料１３２を含まないゲート電極を有する第２トランジスタとが各々の製造段階において形成される。
図６Ｃに、プレアモルファス化プロセスが実行され、プレアモルファス化領域１３６に第１トランジスタ１１０ｎと第２トランジスタ１１０ｐが各々が形成された、更に次の製造段階における半導体デバイス３００を示す。この結果、半導体デバイス３００の第１トランジスタ１１０ｎは、少なくとも一部がプレアモルファス化されたソース／ドレイン領域１１２と、プレアモルファス化された領域を含まないか、実質的に含まないゲート電極１０５とを含む。また、半導体デバイス３００の第２トランジスタ１１０ｐは、少なくとも一部がプレアモルファス化されたソース／ドレイン領域１１２と、少なくとも一部がプレアモルファス化されたゲート電極１０５とを含む。
半導体デバイス３００の更に処理に関しては、第１トランジスタ１１０ｎは一般的に図１Ａ〜４Ｂに関して上述したトランジスタ１１０のように処理されてよい。第２トランジスタ１１０ｐは一般的に図１Ａ〜４Ｂに関して上述したトランジスタ１１０のように処理してもよい。但し、プレアモルファス化注入ブロッキング材料１３２を除去する必要はない。しかし、２つのトランジスタ１１０ｎ、１１０ｐの一方にだけ実行されるプロセスシーケンスにおいては、その２つのトランジスタ１１０ｎ、１１０ｐのうちのもう一方をフォトレジストマスクやハードマスクなどによってマスキングする必要があることはわかるであろう。更に、必要に応じて、それほど高度な技術を要求しない各々の技術によってシリサイド化を行ってもよい。
例えば、最初に形成される金属シリサイド領域は、高温で形成され得るコバルトシリサイドから形成されてもよく、一方でその後の製造段階で形成される金属シリサイド領域は、あまり高温でなくてもよいニッケルシリサイドあるいはニッケル／白金シリサイドの形態で形成されてもよい。半導体デバイスの各種ストレッサへの高温による悪影響を防ぐために、更に金属シリサイドを使用してもよい。
十分に確立された技術によれば、例えば、コバルトシリサイドに対してニッケルシリサイドの導電性が異なることによって生じる第１トランジスタデバイス１１０ｐと第２トランジスタデバイス１１０ｎのデバイス動作の左右差のバランスをとるように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの金属シリサイドの違いを利用してもよい。更に、実質量の他の半導体材料（例えば、ゲルマニウム、炭素など）がゲート電極１０５及び／あるいはドレイン及びソース領域１１２に存在する場合には、２種類の金属シリサイドを供給することが適切であると考えられうる。
１つの例示的実施形態では、半導体デバイス３００の第１トランジスタ１１０ｎはＮＭＯＳトランジスタであり、半導体デバイス３００の第２トランジスタはＰＭＯＳトランジスタである。
第１トランジスタ１１０ｐ及び第２トランジスタ１１０ｎは各々近接して形成されてよく、その際に、高度な用途において通常形成される対応の絶縁構造（図示せず）がシャロートレンチアイソレーションの形態で設けられてもよいことが更にわかるであろう。他の例示的実施形態では、トランジスタ１１０ｐ及び１１０ｎは、基板１０１に形成される異なるダイ領域に設けられるトランジスタであってもよい。
要約すれば、トランジスタのソース／ドレイン領域をプレアモルファス化し、その一方でトランジスタのゲート電極がプレアモルファス化されないようにする技術が提供される。例示的実施形態によれば、プレアモルファス化により、ソース／ドレイン領域に所望のドーパントプロファイルが形成できるという利点が与えられる。例示的実施形態によれば、ゲート電極のプレアモルファス化を妨げることによって、応力をチャネル領域に転送し、これによりチャネル領域に対応の歪みを誘発させる応力転送メカニズムを改善することができる。例示的実施形態によれば、プレアモルファス化注入ブロッキング材料は、プレアモルファス化が妨げられることになるゲート電極にわたって形成される。このプレアモルファス化注入ブロッキング材料はゲート電極とともにパターニングされてもよい。他の例示的実施形態によれば、プレアモルファス化ブロッキング注入は、各々のブロッキング材料に対する十分に確立された技術とレシピなどの別々のステップでパターニングされてもよい。例示的実施形態によれば、ブロッキング材料は窒酸化シリコン（ＳｉＯＮ）あるいは窒化シリコンであってよい。本発明技術の応用は、単一型のトランジスタ及び型の違うトランジスタに対して、単一のトランジスタ及び複数のトランジスタに対して例示されている。
トランジスタのチャネル領域に応力を誘発する各種ストレッサが検討されており、当技術分野では十分に確立されている。例示的実施形態によれば、ストレッサにより与えられる応力タイプは適用されるトランジスタ型に適応される。１つの例示的実施形態によれば、圧縮応力や引張応力などの特定の固有応力タイプが示されるように複数のスペーサを形成して各々のチャネル領域の歪み生成を強化し、これにより少なくとも１つのタイプのトランジスタに対する応力転送メカニズムを高めるようにしてもよい。その際に、もう一方のタイプのトランジスタに対する各々のスペーサ素子は除去されていてよい。本文に開示されている主題と併用できる他の応力転送メカニズムとしては、トランジスタのソース／ドレイン領域に応力誘発半導体合金を形成することが挙げられる。使用される組成及び素子に応じて、チャネル領域には引張応力の他に圧縮応力が誘発されうる。例示的実施形態によれば、誘電接触層やエッチストップ層などでありうる応力誘発層を各々のトランジスタにわたって形成してもよい。他の例示的実施形態では、アニーリングの間に少なくとも一部の応力の成長を抑制することができるカバー層の下にプレアモルファス化した領域をアニーリングすることでソース／ドレイン領域の内部応力が成長し記憶される。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。
更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。
従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。

Claims (19)

  1. プレアモルファス化注入ブロッキング材料（１３２）を有する、トランジスタ（１１０）のゲート電極（１０５）と、
    前記プレアモルファス化注入ブロッキング材料（１３２）を含まない、前記トランジスタ（１１０）のソース／ドレイン領域（１１２）と、を有する基板（１０１）を提供するステップと、
    前記基板（１０１）をプレアモルファス化注入プロセス（１３５）にさらすステップと、を含み、これにより前記ソース／ドレイン領域（１１２）の少なくとも一部がプレアモルファス化される一方で、前記ゲート電極（１０５）が前記プレアモルファス化注入プロセス（１３５）からブロックされる、方法。
  2. 前記基板（１０１）を提供するステップは、
    ゲート絶縁層（１０６Ａ）を有する前記基板（１０１）を用意するステップと、
    前記ゲート絶縁層（１０６Ａ）にわたってゲート電極材料層（１０５Ａ）を形成するステップと、
    前記ゲート電極材料層（１０５Ａ）にわたって前記プレアモルファス化注入ブロッキング材料（１３２）を形成するステップと、
    前記プレアモルファス化注入ブロッキング材料（１３２）と前記ゲート電極材料層（１０５Ａ）とをパターニングして、前記ゲート電極（１０５）が前記プレアモルファス化注入ブロッキング材料（１３２）で覆われた前記ゲート電極を提供するようにするステップと、を含む請求項１記載の方法。
  3. 前記プレアモルファス化注入ブロッキング材料（１３２）をパターニングするステップは、
    前記プレアモルファス化注入ブロッキング材料（１３２）にわたってマスク（１３３）を形成するステップを含み、前記マスク（１３３）は前記ゲート電極（１０５）上方に位置決めされており、更に、
    前記マスク（１３３）によって覆われていない領域の前記ゲート電極材料層（１０５Ａ）と前記プレアモルファス化注入ブロッキング材料（１３２）とを除去して、前記ゲート電極（１０５）に、当該ゲート電極（１０５）を覆う前記プレアモルファス化注入ブロッキング材料（１３２）と、前記プレアモルファス化注入ブロッキング材料を覆う前記マスク（１３３）と、を与えるステップと、を含む請求項２記載の方法。
  4. 前記少なくとも一部がプレアモルファス化されたソース／ドレイン領域（１１２）にドーパント（１４２）を注入するステップと、
    前記ソース／ドレイン領域（１１２）をアニーリングするステップと、を更に含む請求項１記載の方法。
  5. 前記プレアモルファス化注入ブロッキング材料（１３２）を除去するステップと、
    前記ソース／ドレイン領域（１１２）と前記ゲート電極（１０５）の各々にわたって金属シリサイド（１１４）を形成するステップと、を更に含む請求項４記載の方法。
  6. 前記基板（１０１）をプレアモルファス化注入（１３５）にさらした後に前記ゲート電極（１０５）のサイドウォールにサイドウォールスペーサ（１１１）を形成するステップを更に含む、請求項１記載の方法。
  7. 前記サイドウォールスペーサ（１１１）を形成するステップは、
    前記ゲート電極（１０５）にわたってサイドウォールスペーサ材料層（１３９）を形成するステップと、
    前記サイドウォールスペーサ材料層（１３９）を異方にエッチするように、異方性エッチプロセス（１４０）を行い、前記サイドウォールスペーサ（１１１）を形成するようにするステップと、を含み、前記プレアモルファス化注入ブロッキング材料（１３２）は前記異方性エッチプロセス（１４０）によって除去される、請求項６記載の方法。
  8. ドーパント（１４２）を前記ソース／ドレイン領域（１１２）に注入し、前記ソース／ドレイン領域（１１２）に所望のドーパントプロファイル（１４１）を生成するために、前記サイドウォールスペーサ（１１１）をマスクとして用いるステップを更に含む、請求項６記載の方法。
  9. 前記サイドウォールスペーサ（１１１）は、中間ライナ（１０９）により前記ゲート電極（１０５）と前記ソース／ドレイン領域から分離される、請求項６記載の方法。
  10. 前記サイドウォールスペーサ（１１１）は、前記ゲート電極（１０５）下方のチャネル領域（１１３）に固有応力を誘発する、請求項６記載の方法。
  11. 前記ゲート電極（１０５）下方のチャネル領域（１１３）に応力を誘発する応力誘発層（１１７）を前記トランジスタ（１１０）にわたって形成するステップを更に含む、請求項１記載の方法。
  12. 前記応力誘発層（１１７）は誘電接触層あるいはエッチストップ層である、請求項１１記載の方法。
  13. 前記応力誘発層（１１７）を形成する前に、前記ゲート電極（１０５）からサイドウォールスペーサ（１１１）を除去するステップを更に含む、請求項１１記載の方法。
  14. 前記ソース／ドレイン領域（１１２）は、前記ゲート電極（１０５）下方の前記トランジスタ（１１０）のチャネル領域（１１３）に応力を誘発する応力誘発領域を含む、請求項１記載の方法。
  15. 前記ソース／ドレイン領域（１１２）にわたってカバー層（１４３）を形成するステップと、
    前記プレアモルファス化領域（１３６）をアニーリングするステップと、を含み、前記カバー層（１４３）によって、前記プレアモルファス化領域（１３６）の前記アニーリングにより生じる体積変化が小さくされ、更に、
    前記ソース／ドレイン領域（１１２）から前記カバー層（１４３）を除去するステップと、を更に含む請求項１記載の方法。
  16. 前記基板（１０１）は、Ｎ型トランジスタ（１１０ｎ）とＰ型トランジスタ（１１０ｐ）のゲート電極（１０５）を含み、前記Ｎ型トランジスタ（１１０ｎ）と前記Ｐ型トランジスタ（１１０ｐ）の前記ゲート電極（１０５）にわたって前記プレアモルファス化注入ブロッキング材料（１３２）で覆われている、請求項１記載の方法。
  17. 前記ゲート電極（１０５）は第１トランジスタ（１１０）のゲート電極であり、
    前記ソース／ドレイン領域（１１２）は第１トランジスタ（１１０）のソース／ドレイン領域（１１２）であって、
    前記基板（１０１）は前記プレアモルファス化注入ブロッキング材料（１３２）を含まない第２トランジスタ（１１０）のゲート電極（１０５）を有しており、
    前記基板（１０１）は前記プレアモルファス化注入ブロッキング材料（１３２）を含まない前記第２トランジスタ（１１０）のソース／ドレイン領域（１１２）を有しており、更に、
    前記基板（１０１）を前記プレアモルファス化注入（１３５）にさらすステップにおいて、前記基板（１０１）が前記プレアモルファス化注入（１３５）にさらされ、これにより前記第１トランジスタ（１１０）及び前記第２トランジスタ（１１０）の前記ソース／ドレイン領域（１１２）の少なくとも一部がプレアモルファス化され、前記第２トランジスタ（１１０）の前記ゲート電極（１０５）の少なくとも一部がプレアモルファス化され、前記第１トランジスタ（１１０）の前記ゲート電極（１０５）はプレアモルファス化されないようにする、請求項１記載の方法。
  18. 前記第１トランジスタ（１１０）及び前記第２トランジスタ（１１０）の一方はＮ型トランジスタであり、前記第１トランジスタ（１１０）及び前記第２トランジスタ（１１０）のもう一方はＰ型トランジスタである、請求項１７記載の方法。
  19. トランジスタ（１１０）のソース／ドレイン領域（１１２）を選択的にプレアモルファス化する一方で、前記トランジスタ（１１０）のゲート電極はプレアモルファス化させないようにする、方法。
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