KR20100046159A - 트랜지스터의 게이트 전극의 선비정질화 방지 - Google Patents

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앤디 웨이
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Abstract

트랜지스터의 게이트 전극의 선비정질화를 막으면서, 상기 트랜지스터의 소스/드레인 영역들의 선택적인 선비정질화를 제공하는 기술이 개시된다. 예시적인 실시예들은 게이트 전극 위에 선비정질화 주입 방지 물질을 형성하는 것을 포함한다. 다른 예시적인 실시예들은 다양한 스트레서들을 이용하여 채널 영역 내에 스트레인을 유도하는 것을 포함한다.

Description

트랜지스터의 게이트 전극의 선비정질화 방지{BLOCKING PRE-AMORPHIZATION OF A GATE ELECTRODE OF A TRANSISTOR}
일반적으로, 본 발명은 집적 회로의 형성에 관한 것으로서, 보다 상세하게는 트랜지스터의 형성에 관한 것이다.
집적 회로를 제조하기 위해서는, 소정의 회로 레이아웃(layout)에 따라 주어진 칩 면적(chip area)에 다수의 회로 요소들을 형성해야 한다. 일반적으로, 마이크로프로세서, 저장 칩(storage chip) 등과 같은 복잡한 회로들에 대하여 다수의 공정 기술들이 현재 구현되고 있다. 그 중에서 CMOS 기술이 가장 유망한 기술들 중 하나인바, 이는 구동 속도 및/또는 소비 전력 및/또는 비용 효율 측면에서 우수한 특성을 갖기 때문이다. CMOS 기술을 이용하여 복잡한 집적 회로들을 제조하는 동안, 수 백만개의 트랜지스터들, 즉 N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정질 반도체층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터인지 또는 P-채널 트랜지스터인지에 상관없이, MOS 트랜지스터는, 일명 PN 접합을 포함한다. PN 접합은, 강하게 도핑된(highly doped) 드레인 및 소스 영역들과 상기 드레인 및 소스 영역 사이에 배치된 반대로 도핑된(inversely doped) 채널 영역 간의 인터페이스에 의해 형성된다.
채널 영역의 전도성, 즉 전도성 채널의 전류 구동 능력은, 채널 영역 위에 형성되어 있으며 얇은 절연층에 의해 상기 채널 영역으로부터 분리되어 있는 게이트 전극에 의해 제어된다. 적절한 제어 전압을 게이트 전극에 인가하여 전도성 채널이 형성되면, 채널 영역의 전도성은 도펀트 농도, 다수 전하 캐리어의 이동도에 따라 달라지며, 또한 트랜지스터 폭 방향으로 채널 영역이 소정량 만큼 확장된 부분에 대해서는, 채널 길이라고도 하는 소스 및 드레인 영역들 간의 거리에 따라 달라진다. 따라서, 게이트 전극에 제어 전압을 인가하는 즉시, 절연층 아래에서 전도성 채널을 신속하게 생성하는 능력과 더불어, 채널 영역의 전체적인 전도성은 MOS 트랜지스터의 성능을 실질적으로 결정하는 주요한 요인이 된다. 그러므로, 채널 길이의 감소 및 이와 관련하여 채널 저항이 감소함에 따라, 채널 길이는 집적 회로의 동작 속도를 증가시키기 위한 주요한 설계 기준이 된다.
그러나, 트랜지스터 치수의 계속적인 감소는 이와 관련하여 많은 문제점들을 수반하는바, MOS 트랜지스터의 채널 길이를 지속적으로 감소시킴으로써 얻을 수 있는 장점을 과도하게 상쇄시키지 않으려면, 이러한 문제점들이 해결되어야 한다. 이러한 면에서 주요한 문제점중 하나로는, 차세대 디바이스를 위해서는, 가령 트랜지스터들의 게이트 전극과 같은 임계치수(critical dimensions)를 갖는 회로 소자들을 신뢰성 있고 반복 재생적으로 제조하는 것이 가능한, 개선된 포토리소그래피 및 식각 방법들의 개발에 있다. 또한, 원하는 채널 제어성과 더불어 낮은 시트(sheet) 저항 및 컨택(contact) 저항을 제공하기 위해서는, 측면 방향 뿐만 아니라 수직 방향으로도 매우 정교한 도펀트 프로파일들이 드레인 및 소스 영역에서 요구된다. 또한, 게이트 절연층에 대한 PN 접합의 수직 위치는, 누설 전류 제어 측면에서 볼 때 주요한 설계 기준이 되고 있다. 따라서, 채널 길이를 감소시키게 되면, 게이트 절연층 및 채널 영역에 의해 형성되는 인터페이스에 대해서 드레인 및 소스 영역들의 깊이도 역시 감소시켜야만 하므로, 복잡한 주입 기법들이 필요하게 된다. 다른 접근법들에 따르면, 융기된(raised) 드레인 및 소스 영역이라 지칭되는 에피택셜 성장 영역들이 상기 게이트 전극과 특정 오프셋을 갖도록 형성되는바, 이는 상기 융기된 드레인 및 소스 영역의 증가된 전도성을 제공할 수 있으면서도 동시에 상기 게이트 절연층에 대하여 얕은 PN 접합을 유지할 수 있기 때문이다.
다른 기술은 더 깊은 소스/드레인 영역 및 상기 게이트 간의 얕은 소스/드레인 확장들을 제공하는 반면에, 신뢰성 있는 실리사이드화(silicidation) 및 그에 따른 저 저항 컨택의 형성를 허용하는 상기 더 깊은 소스/드레인 영역을 형성하는 것이다.
도펀트 프로파일들은 일반적으로 이온 주입 기법에 의해 얻어진다. 이온 주입은 현대의 집적 회로를 제조함에 있어 필수적이다. 이온 주입은 요구되는 이온들의 빔을 생성하는 것 및 그것들이 반도체 표면 바로 아래에 있을 수 있도록 하기 위해 그것들을 기판으로 주입하는 것을 수반한다. 현재, 이온 주입은 소스와 드레인 영역, 채널 및 소스/드레인 컨택 간의 얕은 확장 접합 및 전자적 능동 폴리실리콘 게이트 전극을 형성하기 위해 사용된다. 일반적으로, 이온들이 주입 중에 반도체 결정 격자(crystal lattice) 내의 간극(interstitial) 공간들을 차지할 때 일어나는 손상을 회복하기 위한 어닐링 단계가 이온 주입에 일반적으로 이어진다.
트랜지스터 디바이스들이 100nm 미만으로 스케일 다운됨에 따라, 허용가능한 단 채널 성능과 함께, 고 전류 구동 능력을 위해서는, 강하게 도핑된 극히 얇은 접합들이 필요하다. 소스/드레인 확장 접합의 저항을 줄이기 위한 임계 파라미터는, 그것의 최대 도핑 레벨이라기 보다는, 도펀트 확산 경사(dipant diffusion slope)인 것으로 여겨진다. 그러므로, 박스 형태의 프로파일을 위한 진보한 공정 기술을 개발하는 것이 더 낮은 접합 저항을 지원하기 위한 효율적인 방법인 것으로 보인다.
이온 주입으로 야기된 점 결함(point defect)들 및 어닐 과정중 도펀트 원자들 간의 상호 작용이 상기 프로파일 형태를 상당히 넓힐 수 있기 때문에, 즉 상기 프로파일의 경사를 줄일 수 있기 때문에, 이온 주입 및 신속한 열 어닐에 의한 통상적인 접합 형성과 함께 상당히 가파른(steep) 극히 얕은 접합 프로파일을 얻는 것은 매우 어렵다. 선비정질화 주입(pre-amorphization implant; PAI)을 포함한 레이저 열 어닐링은 저-저항의, 극히 얕은 박스 형태의 소스/드레인 확장 접합들을 달성하기 위한 잠재적인 해법으로서 상당한 주목을 받아왔다.
임계 치수의 계속적인 감소 즉, 트랜지스터의 게이트 길이의 계속적인 감소로 인해, 상기 언급된 공정 단계들에 관한 매우 복잡한 공정 기법들의 변경이 요구되고 있으며, 또한 가능하다면 새롭게 개발할 것을 요구하고 있으므로, 소정 채널 길이에 대하여 채널 영역 내에서 전하 캐리어의 이동도를 증가시켜 트랜지스터 소자들의 채널 전도성을 향상시키는 것이 제안되어 왔는바, 이에 의해 미래의 기술 노드로의 진전과 비교할 수 있을 만큼의 성능 향상을 성취할 수 있는 가능성과 더불어 디바이스 스케일링(scaling)과 연관된 상기의 공정 변경들 중 많은 부분을 회피하거나 적어도 지연시킬 수 있다. 전하 캐리어의 이동도를 증가시킬 수 있는 효율적인 메커니즘 중 하나는, 채널 영역 내의 격자 구조를 변경하는 것인데, 예를 들면 해당 스트레인을 채널 영역 내에 생성하기 위해서 채널 영역의 인근에 신장성(tensile) 혹은 압축성 스트레스(compressive stress)를 생성하는 바, 이는 전자 및 홀들에 대한 이동도를 각각 변경할 수 있다. 예를 들어, 채널 영역에서 신장성 스트레인을 생성하는 것은 전자의 이동도를 증가시키는데, 상기 신장성 스트레인의 크기와 방향에 따라 50% 이상의 이동도 증가를 얻을 수 있으며, 이는 직접적으로 이에 해당하는 전도성의 증가로 해석될 수 있다. 반면에, 채널 영역의 압축성 스트레인은 홀들의 이동도를 증가시키므로 P형 트랜지스터의 성능을 향상시킬 가능성을 제공할 수 있다. 집적 회로 제조에 스트레스 혹은 스트레인 공학을 도입시킨 것은, 차세대 디바이스를 위한 매우 획기적인 접근법이다. 왜냐하면, 예를 들어 스트레인된 실리콘(strained silicon)은 새로운 타입의 반도체 물질로 여겨질 수 있는바, 이에 의하면 잘 정립된 많은 제조 기법들을 여전히 사용하고 고가의 반도체 물질을 필요로 하지 않으면서도, 빠르고 강력한 반도체 장치들을 제조할 수 있기 때문이다.
결과적으로, 신장성 혹은 압축성 스트레스를 생성하여 해당 스트레인을 얻기 위하여, 채널 영역 내에 혹은 채널 영역 하부에, 예를 들어 실리콘/게르마늄층 혹은 실리콘/탄소층을 도입하는 방법이 제안되었다. 채널 영역 내에 혹은 채널 영역 하부에 스트레스 생성층(stress-creating layers)을 도입하는 방식에 의해서 트랜지스터 성능이 상당히 향상될 수 있다 하더라도, 해당 스트레스 층들의 형성을 잘 정립된 종래의 MOS 기술에서 실현하는 데에는 상당한 노력이 요구된다. 예를 들어, 채널 영역 내에 혹은 채널 영역 하부의 적합한 위치에 게르마늄 함유 혹은 탄소 함유 스트레스 층들을 형성하기 위해서는, 추가적인 에피택셜 성장 기술이 개발되어 공정 흐름 내에서 구현되어야 한다. 따라서, 공정의 복잡성이 상당히 가중되어, 생산비용을 증가시키며 생산 수율이 감소될 수도 있다.
따라서, 다른 접근 방법에서는, 예를 들어 오버라잉층(overlaying layers), 스페이서 요소들 등에 의해 생성된 외부 스트레스를 이용하여, 채널 영역 내에서 원하는 스트레인을 형성하고자 한다. 비록, 유망한 접근 방법이기는 하지만, 소정의 외부 스트레스를 인가하여 채널 영역 내에서 원하는 스트레인을 생성하고자 하는 상기 접근 방법은, 원하는 스트레인을 채널 내에 생성하기 위해서 예를 들어, 컨택층들, 스페이서들 등에 의해 제공된 외부 스트레스를 채널 영역 내부로 전달하는 스트레스 전달 매커니즘(stress transfer mechanism)의 효율에 매우 의존하게 될 수도 있다. 따라서, 나중에 설명된 접근 방법의 경우, 채널 영역 내에 추가적인 스트레스층을 요구하고 있는 먼저 설명된 접근법에 비해서는 상당한 장점을 제공할 수 있지만, 스트레스 전달 매커니즘의 효율이 공정 및 디바이스에 따라 달라질 수도 있으며, 어떤 타입의 트랜지스터에 대해서는 성능 이득을 감소시킬 수도 있다.
또 다른 접근법에 있어서, PMOS 트랜지스터의 홀 이동도는 스트레인된 실리콘/게르마늄층을 트랜지스터의 드레인 및 소스 영역들 내에 형성함으로써 향상되는데, 여기서 압축성으로 스트레인된 드레인 및 소스 영역들은, 인접한 실리콘 채널 영역 내에 단일축(uniaxial) 스트레인을 생성한다. 이를 위하여, NMOS 트랜지스터들은 마스크 되는 반면에, PMOS 트랜지스터들의 드레인 및 소스 영역들은 선택적으로 리세스되며, 이후 에피택셜 성장에 의해 실리콘/게르마늄층이 상기 PMOS 트랜지스터에 선택적으로 형성된다. 유사한 방법으로, NMOS 트랜지스터들의 전자 이동도는 스트레인된 실리콘/카본층을 트랜지스터의 드레인 및 소스 영역들 내에 형성함으로써 향상되는데, 여기서 신장성 스트레인된 드레인 및 소스 영역들은 인접한 실리콘 채널 영역 내에 단일축 신장성 스트레인을 생성한다. PMOS 트랜지스터의 성능 이득 관점, 이에 따라 전체 CMOS 디바이스의 성능 이득 관점에서 보면, 비록 이 기법이 상당한 장점을 제공하긴 하지만, PMOS 트랜지스터와 NMOS 트랜지스터의 성능 이득의 차이를 균형잡을 수 있는 적절한 설계가 사용되어야만 한다.
본 개시는 상기에서 식별된 하나 이상의 문제들의 효과를 회피하거나 적어도 줄일 수 있는 다양한 구조들 및 방법들에 관한 것이다.
하기의 내용은 본 발명에 대한 개요로서, 이는 본 발명의 몇몇 양상에 대한 기본 이해를 제공하기 위한 것이다. 이러한 요약은 본 발명을 속속들이 규명한 개요는 아니다. 이러한 요약은 본 발명의 핵심적인 또는 중대한 요소들을 식별하기 위한 것이 아니며, 본 발명의 범위를 제한하고자 의도된 것도 아니다. 이러한 요약의 유일한 목적은, 후술될 발명의 상세한 설명에 앞서서, 본 발명의 몇몇 개념들을 간단한 형식으로 제공하기 위한 것이다.
일반적으로, 여기에 개시된 내용은, 게이트 전극은 선비정질화되지 않고, 반면에 소스/드레인 영역들은 적어도 부분적으로는 선비정질화되는 상태로 트랜지스터를 제조할 수 있는 트랜지스터 형성 기술에 관한 것이다.
일 예시적인 방법은 기판을 제공하는 단계를 포함하며, 상기 기판은 트랜지스터의 게이트 전극을 가지며, 상기 게이트 전극 위에는 선비정질화 주입 방지 물질이 있다. 상기 기판은 상기 트랜지스터의 소스/드레인 영역들을 더 포함하는데, 이들은 상기 선비정질화 주입 방지 물질을 갖지 않는다. 즉, 선비정질화 주입 방지 물질의 영향을 받지 않는다.
상기 기판은 선비정질화 주입 공정을 받게 되는데, 이에 의해 상기 소스/드레인 영역들의 적어도 일부는 선비정질화되며, 상기 게이트 전극에 대해서는 상기 선비정질화 주입 공정이 방지된다.
다른 예시적인 방법은, 트랜지스터의 게이트 전극의 선비정질화를 방지하면서, 상기 트랜지스터의 소스/드레인 영역들은 선택적으로 선비정질화하는 단계를 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스는 선비정질화된 부분을 갖는 소스/드레인 영역들을 갖는 적어도 1개의 트랜지스터를 포함한다. 상기 적어도 1개의 트랜지스터의 게이트 전극은 선비정질화된 부분들을 갖지 않는다.
본 발명의 방법은, 트랜지스터의 게이트 전극의 선비정질화를 막으면서, 상기 트랜지스터의 소스/드레인 영역들의 선택적인 선비정질화를 제공할 수 있다.
본 개시는 첨부된 도면과 관련하여 제시된 하기의 설명을 통해 이해될 것이며, 상기 도면들에서 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
도 1a 내지 도 1h는 여기에 개시된 예시적인 실시예들에 따른, 게이트 전극은 선비정질화로부터 보호되며, 반면에 소스/드레인 영역은 선택적으로 선비정질화되는 트랜지스터를 포함하는 반도체 디바이스 및 다양한 스트레서(stressor)들의 구성의 단면을 개략적으로 도시한다.
도 2 및 도 3은 여기에 개시된 예시적인 실시예들에 따른, 트랜지스터들을 구비한 반도체 디바이스들의 단면을 개략적으로 도시한다.
도 4a 내지 도 4b는 여기에 개시된 예시적인 실시예들에 따른, 스트레스 기억 기법(stress memorization technique)에 의한 소스/드레인 영역들 내의 진성 스트레스들의 형성을 도해하는 반도체 디바이스의 단면을 개략적으로 도시한다.
도 5는 두 개의 상이한 타입의 트랜지스터들을 포함하는 반도체 디바이스의 단면을 도시한다.
도 6a 내지 도 6c는 여기에 개시된 예시적인 실시예들에 따른, P-채널 트랜지스터들 및 N-채널 트랜지스터들과 같은 두 가지 상이한 타입의 트랜지스터들을 포함하는 반도체 디바이스의 단면을 개략적으로 도시한다. 상기 트랜지스터의 게이트 전극은 선비정질화로부터 보호되며, 반면에 상기 트랜지스터의 소스/드레인 영역들은 선택적으로 선비정질화되어 있다.
비록, 여기에 개시된 주요부에 대해서는 다양한 수정예들 및 대안 형태들이 가능하지만, 이에 관한 특정한 실시예들이 일례로서 도면들에 도시되어 있으며 이하에서 상세히 설명된다. 그러나, 특정 실시예들에 대한 하기의 설명은, 본 발명을 개시된 특정한 형태에 한정시키고자 의도된 것이 아니며, 첨부된 특허청구범위에 정의되는 본 발명의 사상 및 범위 내에서 모든 수정예들, 동등물 및 대안적 형태들을 커버하도록 의도되었다는 점을 유의해야 한다.
이하, 본 발명의 다양한 예시적인 실시예들에 대해 설명한다. 명확성을 위해, 본원에서는 실제 구현의 모든 특징들을 모두 설명하지는 않는다. 물론, 주목할 사항으로서, 이러한 모든 실제 실시예의 개발시, 예를 들어 시스템 관련 제약 및 사업 관련 제약을 따르는 것과 같이, 개발자의 구체적인 목표들을 달성하기 위해서는, 구현 마다 고유의 다양한 결정들이 이루어져야 하는바, 이는 구현 마다 달라질 것이다. 또한, 주목할 사항으로서, 이러한 개발 노력은 복잡하고 시간을 소모적이지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자들에게는 일상적인 작업이 되는 것이다.
이제, 첨부 도면들을 참조하여 본 발명에 대해 설명한다. 설명의 목적을 위해 그리고 당업자에게 잘 알려져있는 상세한 사항들에 의해 본 개시를 애매하게 하지 않도록 하기 위해, 다양한 구조들, 시스템들 및 디바이스들은 도면들에서 개략적으로 도시되었다. 그럼에도 불구하고, 첨부 도면들은 본 개시의 예들을 묘사하고 설명하기 위해 포함된 것이다. 여기에서 이용되는 단어(word)들 및 구(phase)들은 관련 기술 분야의 당업자들이 이러한 단어들 및 구들을 이해하는 것과 일관된 의미를 갖는 것으로 이해되고 해석되어야 한다. 여기에서 어떠한 용어 또는 구를 일관되게 이용하는 것이, 이러한 용어 또는 구에 대한 어떠한 특별한 정의, 즉 당업자에 의해 이해되는 보통의 그리고 통상의 이해와 다른 어떠한 정의를 포함하고 있는 것으로 의도되지는 않는다. 어떠한 용어 또는 구가 특별한 의미, 즉 당업자들에 의해 이해되는 것 이외의 의미를 갖는 것으로 의도되는 정도까지, 이러한 특별한 정의는 그러한 용어 또는 구에 대한 특별한 정의를 직접적으로 그리고 명백하게 제공하는 정의 방식으로 명세서에서 명백히 설명될 것이다.
일반적으로, 여기에 개시된 내용은 선비정질화된 소스/드레인 영역들을 포함하고, 반면에 게이트 전극은 선비정질화되지 않은, 즉 상기 소스/드레인 영역들의 선비정질화 동안 상기 게이트 전극의 결정질 구조가 보존되는, 트랜지스터의 형성을 가능하게 하는 기법과 관련된다. 이 목적을 위해 하기에서 "방지 물질(blocking material)"이라 명명된, 선비정질화 주입 방지 물질이 상기 게이트 전극 위에 형성될 수 있다. 상기 방지 물질은 상기 게이트 전극과 동일한 공정 단계들 내에서 구성될 수 있다. 다른 예시적인 실시예에 따르면, 상기 방지 물질은 개별적으로 구성되거나, 상기 게이트 전극들의 구성 이후에 적용될 수 있다. 상기 선비정질화는 도펀트 주입을 촉진할 수 있으며, 상기 게이트 전극 인근의 얕은 박스 형태의 도펀트 프로파일의 형성에 기여할 수 있다. 상기 방지 물질은 트랜지스터 형성의 임의의 적절한 단계에서 제거될 수 있다. 몇몇 예시적인 실시예에 따르면, 그것은 적어도 상기 소스/드레인 영역들 및 상기 게이트 전극의 실리사이드의 형성 이전에 제거된다. 상기 방지 물질은, 제거될 다른 물질과 함께, 잘 정립된 제조 공정에 따라 제거될 수 있다. 따라서, 상기 방지 물질을 제거하는 것은 잘 정립된 제조 공정에 비교하여 부가적인 단계들을 필요로 하지 않는다. 예를 들어, 상기 방지 물질은 상기 게이트 전극에 인접한 측벽 스페이서의 형성 진행 중에 제거될 수 있다. 잘 정립되어있는 바와 같이, 상기 측벽 스페이서는 상기 소스/드레인 영역들 내에 요구되는 도펀트 프로파일을 생성하기 위한 마스크로서 사용될 수 있다.
여기에 개시된 원리들은 상기 게이트 전극 아래에서 각각 스트레스된 채널 영역을 제공하는 스트레서의 이용과 함께 유용하다. 예를 들면 상기 측벽 스페이서는 상기 채널 영역 내에서의 스트레스를 야기할 수 있다. 상기 측벽 스페이서는 중간 라이너(intermediate liner)에 의해 상기 게이트 전극 및 상기 소스/드레인 영역으로부터 분리될 수 있다. 상기 중간 라이너 자체가 상기 채널 영역 내에 스트레스를 야기할 수도 있다. 또한, 스트레스 야기층(stress-inducing layer)은, 예를 들면 식각 정지층(etch stop layer)을 형성하는 동안, 또는 유전체 컨택층(dielectric contact layer)을 형성하는 동안, 상기 트랜지스터 상에 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 측벽 스페이서는 상기 스트레스 야기층의 형성 이전에 제거될 수 있다. 상기 채널 영역으로의 스트레스 전달(transfer)을 제공하는 다른 방법은 스트레스 기억 기법을 포함한다. 여기에서, 커버층이 상기 소스/드레인 영역들 위에 형성되며, 상기 커버층은 비교적 굳은(stiff) 물질로 이루어지는데, 이러한 물질은 상기 선비정질화 소스/드레인 영역들의 어닐링 중에 발생하는 스트레스를 큰 변형없이 견딜 수 있으며, 이에 따라 각각의 역방향(opposite) 스트레스가 소스/드레인 영역들 자체에 형성된다. 이러한 스트레스는 심지어 상기 커버층이 제거된 이후에도, 보존, 즉 기억된다.
본 내용은 NMOS 및 PMOS 트랜지스터들 양자에 적용 가능하며, 여기서 상기 용어 NMOS는 N-채널 전계 효과 트랜지스터의 어떤 타입을 위한 일반적인 개념으로 간주되기 위함이라는 것과, 유사하게 상기 용어 PMOS는 P-채널 전계 효과 트랜지스터의 어떤 타입을 위한 일반적인 개념으로 간주되기 위함이라는 것이 이해되어야만 한다. 몇몇 예시적인 실시예들에 따르면, PMOS 트랜지스터에서와 같이, NMOS 트랜지스터들의 게이트 전극들의 결정질 구조는 소스/드레인 영역들의 선비정질화 동안 선택적으로 보존된다. 다른 실시예들에 따르면, PMOS 및 NMOS 트랜지스터들 중 단지 하나의 게이트 전극들의 결정질 구조가 소스/드레인 영역들의 선비정질화 동안 선택적으로 보존되는 반면에, 다른 게이트 전극들은 선비정질화된다. 예를 들어, NMOS 트랜지스터들의 게이트 전극들은 선비정질화 중 선택적으로 결정질로 보존될 수 있으며, 반면 PMOS 트랜지스터들의 게이트 전극들은 비정질화될 수 있다.
놀랍게도, 여기에 개시된 실시예들의 성능은 NMOS 트랜지스터에 대해 속도 향상의 측면에서 대략 4-8%의 성능 이득을 산출하였다. 더욱이, 본 내용은 전체로서 반도체 디바이스의 성능에 기여하는 NMOS 트랜지스터들 및 PMOS 트랜지스터들의 성능의 균형을 더욱 정교하게 잡는 것을 허용한다.
예시적인 일 실시예에 따르면, 트랜지스터의 제조는 상기 트랜지스터 결정질의 게이트 전극을 유지하는 동안에 상기 트랜지스터의 소스/드레인 영역들의 선택적인 선비정질화를 수반할 수 있다. 트랜지스터의 채널 영역 내의 대응하는 스트레인을 유도하는 잘 정립된 스트레서들과 더불어, 상기 트랜지스터 각각의 채널 영역으로의 스트레스/스트레인 이동은 상기 트랜지스터의 게이트 전극을 선비정질화없이 그것의 (폴리-)결정질 상태로 유지함에 의해 증가될 수 있다는 것이 발견되었다.
도 1a는 기판(101)을 포함하는 반도체 디바이스(100)의 단면을 개략적으로 도시한다. 상기 기판(101) 내 또는 위에 트랜지스터 요소들이 형성된다. 상기 기판(101)은 상기 트랜지스터 요소들의 형성을 가능하게 하는 본질적으로 결정질인 반도체층(103)이 그 위에 형성된 어떤 적절한 기판을 나타낼 수 있다. 예시적인 일 실시예에서, 상기 반도체층(103)은 실리콘-기반의 반도체 물질을 나타낼 수 있다. 상기 실리콘-기반의 반도체 물질은 매립된(buried) 절연층(도시되지 않음) 위에 형성될 수 있으며, 이에 따라 상기 기판(101)은 SOI와 같은 기판을 나타낼 수 있다. 다른 실시예들에서, 상기 반도체층(103)은 반도체 기판의 벌크(bulk)의 위에 형성될 수 있으며, 상기 트랜지스터 요소는 벌크 트랜지스터 디바이스들을 나타낼 수 있다. 단지 1개의 트랜지스터만이 도 1a 내지 도 4b를 통해 도시되었다고 할지라도, 예시적인 실시예들에 따르면, 복수 개의 트랜지스터들이 상기 반도체층(130) 내 또는 위에 형성될 수 있다는 것이 이해되어야 한다. 상기 반도체층(103)은, 예를 들어 이러한 트랜지스터 요소들이 SOI와 같은 트랜지스터들을 나타낼 때와 같이, 상기 트랜지스터 요소들을 위한 특정 설계 규칙을 위해 적합하게 된 두께를 가질 수 있다. 용어 SOI-트랜지스터는 적어도 하나의 절연 부분을 갖는 어떤 기판 및 트랜지스터를 위한 일반적인 용어로서 간주된다는 것이 이해되어야 한다. 상기 절연 부분의 위에는 결정질 반도체층이 형성되는데, 이러한 결정질 반도체층은 그 내에 트랜지스터 요소들을 형성하기에 적합하다. 예시적인 일 실시예에서, 상기 반도체층(103)은 부분적으로 공핍된(depleted) 반도체 요소들의 형성을 가능하게 하기 위하여 설계되고, 반면에 다른 실시예들에서는, 상기 층(103)의 두께는 완전히 공핍된 디바이스들의 형성에 적합할 수 있고, 또는 다른 경우에서는, 벌크 디바이스들이 상기 층(103) 내에 형성될 수 있다.
도 1a에서 도시된 것과 같은 상기 반도체 디바이스(100)를 형성하기 위한 일반적인 공정 흐름은 하기의 공정들을 포함할 수 있다. 상기 기판(101)은, 매립된 절연층을 포함할 때, 상기 반도체층(103)을, 예를 들어 도핑되지 않거나(undoped) 또는 선 도핑된(pre-doped) 결정질 실리콘층의 형태로 받을 수 있으며, 상기 실리콘층은 SOI 기판들을 제공하기 위한 웨이퍼 본드(wafer bond) 기법들 또는 어떤 다른 잘 정립된 기법들에 의해 형성될 수 있다. 다른 경우에서, 상기 반도체층(103)은 상기 기판(101) 내에서 제공되는 본질적으로 결정질인 형판(template)에 기초하여 에피택셜 성장 기법에 의해 형성될 수 있다. 이후, 트렌치 분리 구조들의 형성이 고려될 때, 적절한 증착 및 연마 기법들이 뒤따르는 포토리소그래피 및 이방성 식각 기술들과 같은 잘 정립된 레시피들에 기초하여 어떠한 분리 구조들(도시되지 않음)이 형성될 수 있다. 다음으로, 적절한 유전층(106A)이 산화 및/또는 증착에 의하여 형성될 수 있고, 폴리실리콘 또는 선 도핑된 폴리실리콘과 같은 게이트 전극 물질층(105A)의 증착이 이에 뒤따르며, 상기 증착은 잘 정립된 저압 화학 기상 증착(CVD) 기법들에 의해 수행될 수 있다. 상기 유전층(106A)은 게이트 절연층으로서의 역할을 한다.
상기 게이트 전극 물질층(105A) 위에, 선비정질화 주입 방지 물질(132)(도 1b)이 선비정질화 주입 방지 물질 증착 공정(130)에 의해 형성된다. 상기 증착 공정(130)은, 예를 들면 화학 기상 증착법, 플라즈마 지원 화학 기상 증착법(plasma assisted chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 스퍼터링 등과 같은 상기 선비정질화 주입 방지 물질(132)을 증착하기 위한 어떤 적절한 방법일 수 있다. 상기 선비정질화 주입 방지 물질은 나중의 공정 단계에서 적용되는 상기 선비정질화 주입을 방지하는 것이 가능한 임의의 물질일 수 있다. 예를 들어, 상기 선비정질화 주입 방지 물질(132)은, 예를 들어 실리콘-산소-질소(silicon-oxygen-nitrogen; SiON) 또는 실리콘 질화물일 수 있다.
도 1b는 더 나아간 공정 단계에서의 상기 반도체 디바이스(100)를 도시한다. 여기에서는, 상기 게이트 전극층(105A) 위의 상기 선비정질화 주입 방지 물질(132)의 형성이 완료되었다. 이후, 상기 선비정질화 주입 방지 물질(132), 상기 게이트 전극 물질(105A) 및 상기 유전층(106A)은, 예를 들어 마스크(133) 및 적어도 하나의 이방성 식각 공정(134)을 사용하는 것에 의한, 잘 정립된 기법들에 기초하여 패터닝될 수 있다. 예를 들어, 실리콘, 실리콘 질화물 및 실리콘 이산화물을 위한 고도로 선택적인 식각 레세피들이 본 기술분야에서 잘 정립되었고, 상기 식각 공정(134) 동안에 사용될 수 있다. 상기 디바이스의 전략에 따라, 저항 마스크, 또는 경성 마스크, 또는 양자가 상기 각각의 게이트 절연층(106) 및 상기 선비정질화 주입 방지 물질(132)로 덮힌 상기 게이트 전극(105)을 얻기 위해 상기 게이트 전극 물질을 패터닝하는 데에 사용될 수 있다. 상기 마스크(133)는 잘 정립된 기법들에 기초하여 제거될 수 있다. 예를 들어, 저항 마스크는 임의의 적절한 세정 공정이 뒤따르는 잘 정립된 산소 플라즈마 기반 공정에 기초하여 제거될 수 있다.
도 1c는 더 나아간 공정 단계에서의 상기 반도체 디바이스(100)를 도시한다. 상기 단계에서 상기 이방성 식각 공정(134)이 완료되었고, 결과적으로 상기 각각의 게이트 절연층(106) 및 상기 선비정질화 주입 방지 물질(132)로 덮힌 게이트 전극(105)이 생기게 한다. 이후, 도 1c에 도시된 바와 같이, 예를 들어 상기 반도체층(103)으로의 선비정질화 주입(pre-amorphization implant; PAI)의 주입과 같은, 선비정질화 주입 공정(135)이 잘 정의된 기법에 따라 수행된다. 예시적인 실시예들에 따르면, 선비정질화 주입을 위해 사용되는 요소들은, 예를 들어 실리콘(Si), 게르마늄(Ge), 크세논(xenon, Xe) 등이 될 수 있다. 예시적인 실시예들에 따르면, 상기 선비정질화 주입은 이온들, 예를 들어 양으로 대전된 이온들로서 주입된다. 이전에 설명한 바와 같이, 상기 선비정질화 주입 방지 물질(132)은 상기 선비정질화 주입 공정(135)을 멈추게 한다. 그러므로, 상기 게이트 전극(105)은 어떤 본질적인 선비정질화 없이, 예를 들어 그것의 원래의 (폴리-)결정질 구조로 유지된다.
예시적인 일 실시예에 따르면, 도 1c에 도시된 바와 같이, 상기 마스크(133)는 상기 선비정질화 공정(135)을 수행하기 전에 제거된다. 다른 예시적인 실시예들에 따르면, 상기 마스크(133)는 상기 선비정질화 공정(135) 동안에 존재할 수 있다. 이러한 방식으로, 상기 마스크(133)는 선비정질화 방지 물질로서 작용할 수 있다. 다른 예시적인 실시예들에 따르면, 상기 마스크(133)는, 예를 들어 크기, 물질 등에 있어서, 상기 게이트 전극(105)의 선비정질화를 방지하는 선비정질화 주입 방지 물질로서 작용하도록 구성될 수 있다. 이러한 예시적인 실시예에서, 상기 마스크(133)는 선비정질화 주입 방지 물질로서의 역할을 하며, 상기 부가적인 선비정질화 주입 방지 물질(132)은 생략될 수 있다.
다른 예시적인 실시예들에 따르면, 상기 트랜지스터(110)의 상기 소스/드레인 영역들(112)은 상기 채널 영역(113)에 비해 상이한 구성을 갖는다. 예를 들어, 상기 채널 영역(113)은 실리콘에 기반할 수 있다. 반면에 상기 소스/드레인 영역들은 실리콘 및 실리콘과는 다른 이온 결합 반지름(covalent radius)을 갖는 그 이상의 구성 요소를 포함할 수 있고, 이는 실리콘의 격자 상수와는 다른 상기 소스/드레인 영역들에서의 격자 상수를 야기하며, 이에 의해 상기 채널 영역(113) 내에 각각의 스트레인을 야기한다. 예를 들어, 만일 상기 소스/드레인 영역들이 실리콘 보다 큰 이온 결합 반지름을 갖는 요소, 예를 들어 게르마늄(Ge) 또는 주석(SN)을 특정량 만큼 포함한다면, 압축성 스트레스가 상기 채널 영역(113) 내에서 야기된다. 유사하게, 만일 상기 소스/드레인 영역들이 실리콘 보다 작은 이온 결합 반지름을 갖는 요소, 예를 들어 탄소(C)를 특정량 만큼 포함한다면, 상기 소스/드레인 영역들(112)은 상기 채널 영역(113) 내에서 신장성 스트레인을 유도한다. 상기 각각의 추가 구성 요소 각각에 대한 각각의 양은 잘 정립된 조합(composition)들에 따라 선택될 수 있다. 예를 들어, 게르마늄은 1-30% 범위의 양으로 있을 수 있고, 탄소는 0.1-10% 범위의 양으로 있을 수 있다.
예시적인 일 실시예에 따르면, 상기 그 이상의 구성 요소는 상기 선비정질화 공정(135)을 수행하기 전에 상기 소스/드레인 영역들 내에 증착될 수 있다. 예를 들어, 리세스들(도시되지 않음)이 잘 정립된 기법들 및 레시피들에 따라 상기 반도체층(103) 내에 형성될 수 있다. 이후, 상기 리세스들은 요구되는 반도체 조성물로 채워질 수 있다. 이 공정은 몇몇 잘 정립된 식각 및 마스킹 단계들을 수반한다는 것이 이해되어야 한다. 다른 예시적인 실시예에 따르면, 상기 추가 구성 요소는 이온 주입에 의해 증착될 수 있다. 상기 추가 구성 요소를 갖는 상기 소스/드레인 영역들의 형성은 상기 게이트 전극의 형성 이전 또는 이후에 일어날 수 있다. 또 다른 실시예에 따르면, 상기 선비정질화 주입은 상기 추가 구성 요소에 기반할 수 있다. 다시 말해, 상기 영역(136)의 상기 선비정질화는 상기 추가 구성 요소를 주입함으로써 수행되며, 각각의 주입 파라미터들을 사용한다.
도 1d는 상기 선비정질화 공정(135)이 완료되고, 선비정질화된 영역들(136)이 상기 반도체층(103) 내에 형성된 더 나아간 공정 단계에서의 상기 반도체 디바이스(100)를 도시한다. 몇몇 예시적인 실시예들에 따르면, 상기 선비정질화된 영역들(136)이 형성되어, 상기 트랜지스터(100)의 상기 소스/드레인 영역들(도 1d에서 도시되지 않음)이 형성될 상기 반도체층(103)의 적어도 일부가 비정질화된다. 예를 들어, 상기 선비정질화된 영역들(136)은 상기 소스/드레인 영역들보다 더 작게 형성될 수 있고, 완전하게 상기 소스/드레인 영역들 내에 위치될 수 있다. 또한, 상기 선비정질화된 영역들(136)은 상기 소스/드레인 영역들보다 크게 형성될 수 있고, 여기서 상기 소스/드레인 영역들은 완전하게 상기 선비정질화된 영역들(136) 내에 위치된다. 또한, 상기 선비정질화된 영역들(136)은 트랜지스터(110)의 소스/드레인 영역들과 부분적으로 오버레이(overlay)되도록 형성될 수 있다. 또한, 상기 선비정질화된 영역들(136)은 상기 트랜지스터(110)의 상기 소스/드레인 영역들을 정의하도록 형성될 수 있다.
도 1e는 도핑 공정이 완료되고, 얕은 도핑된 영역(137)이 형성된 더 나아간 공정 단계에서의 상기 반도체 디바이스(100)를 도시한다. 상기 얕은 도핑된 영역(137)은 박스 형태이거나, 또는 요구되는 임의의 다른 형태일 수 있다. 몇몇 예시적인 실시예들에 따르면, 상기 도핑 공정은 상기 선비정질화된 영역(136)으로의 도펀트 주입을 포함한다. 여기에서, 상기 게이트 절연층(106), 상기 게이트 전극(105) 및 상기 오버레이 선비정질화 주입 방지 물질(132)은 도펀트 주입 공정들에 대한 마스크로서 작용한다.
상기 드레인 및 소스 영역들(112)에서의 복잡한 농도에 대해 요구되는 측면 도펀트 프로파일(lateral dopant profile)을 얻기 위해, 임의의 주입 시퀀스가 수행될 수 있다는 것이 이해되어야 한다. 상기 게이트 전극(105)의 형성에 앞서 상기 반도체층(103) 내에 요구되는 수직 도펀트 프로파일을 제공하기 위해 복수 개의 주입 시퀀스가 이미 이루어졌을 수 있다는 것도 이해되어야 한다.
도 1e 내지 도 1g는 여기에 개시된 예시적인 실시예에 따른 측벽 스페이서를 형성하기 위한 공정 시퀀스를 더 도시한다. 도 1e에서 도시된 제 1 단계에서, 측벽 스페이서 물질 증착 공정(138)이 수행되며, 이에 의해 상기 게이트 전극(105) 및 상기 오버레이 선비정질화 주입 방지 물질(132) 위에 측벽 스페이서 물질층(139)(도 1f)이 증착된다. 상기 측벽 스페이서 물질 증착 공정(138)은, 예를 들어, 플라즈마 지원 CVD 공정 또는 어떤 다른 적절한 증착 공정일 수 있다. 상기 측벽 스페이서 물질은, 예를 들어 실리콘 산화물들 및 실리콘 질화물들과 같은, 산화물들 및 질소화물들을 포함하는 어떤 적절한 유전 물질일 수 있다. 예를 들어, 상기 측벽 스페이서 물질은 실리콘 질화물이 될 수 있다.
도 1f는 더 나아간 공정 단계에서의 상기 반도체 디바이스(100)를 도시한다. 상기 단계에서, 상기 측벽 스페이서 물질층(139)의 형성이 완료되었다. 다음으로, 상기 측벽 스페이서들을 제공하기 위한 목적으로, 상기 측벽 스페이서 물질층(139)를 이방성적으로 식각하기 위하여 이방성 식각 공정(140)이 수행된다. 예시적인 일 실시예에 따르면, 상기 선비정질화 주입 방지 물질(132) 또한 상기 측벽 스페이서들을 확립하기 위해 사용되는 상기 이방성 식각 공정(140)에 의해 제거된다. 다른 예시적인 실시예들에 따르면, 상기 선비정질화 주입 방지 물질(132)은 개별적인 공정 단계로 제거된다.
도 1g는 더 나아간 공정 단계에서의 상기 반도체 디바이스(100)를 도시한다. 상기 단계에서 상기 측벽 스페이서(111)의 형성이 완료된다. 본 발명의 예시적인 실시예들에 따르면, 상기 측벽 스페이서(111)는 잘 정립된 기법에 따라 상기 소스/드레인 영역들(112) 내에 요구되는 도펀트 프로파일(141)을 확립하기 위해 사용될 수 있다. 예를 들어, 다른 예시적인 실시예들에 따르면, 상기 소스/드레인 영역들(112) 내에 요구되는 도펀트 프로파일(141)을 생성하기 위한 마스크로서 상기 측벽 스페이서(111)를 이용하여, 각각의 이온 주입 도핑 공정(142)에 의하여 상기 소스/드레인 영역들(112) 내에 도펀트가 주입된다.
이해될 사항으로서, 상기 스페이서(111)는 상기 영역들(112) 내의 대응하는 도펀트 프로파일(141)에 대한 요건들에 따라 형성될 수 있으며, 이에 따라 상기 각각의 스페이서(111)들의 개수 뿐 아니라 폭(width)은 요건들에 따라 달라질 수 있다. 예를 들어, 단일 스페이서 요소(111)가 충분하거나, 2개 보다 많은 스페이서 요소들이 상기 드레인 및 소스 영역들(112)의 형성을 위한 주입 마스크로서 작용하기 위해 제공될 수 있다. 각각 또는 몇몇 주입 사이클(cycle) 이후, 또는 바로 직전의 주입 공정 이후, 상기 주입된 도펀트들을 실질적으로 활성화하고, 상기 반도체층(103) 내의 상기 선비정질화된 영역들(136) 및 만약 있다면, 추가의 주입 야기된 손상을 실질적으로 재결정화하기 위해, 해당하는 어닐 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 측벽 스페이서(111)는 상기 게이트 전극(105) 아래의 채널 영역(113) 내에 진성 스트레스를 야기하기 위해 구성될 수 있다. 트랜지스터의 타입, 즉 상기 트랜지스터(110)가 PMOS 트랜지스터인가 또는 NMOS 트랜지스터인가에 따라, 스트레스의 타입, 즉 압축성 스트레스인가 또는 신장성 스트레스인가가 선택된다는 것이 이해되어야 한다. 또 다른 예시적인 실시예에서, 각각의 채널 영역(113) 내에서의 상기 스트레인 형성을 향상시키기 위해, 하나 이상의 스페이서(111)들이, 압축성 스트레스 또는 신장성 스트레스와 같은, 고유의 스트레스의 특정 타입을 나타내기 위해 형성될 수 있다. 예를 들어, 상기 측벽 스페이서 물질층은, 플라스마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD)과 같은 잘 정립된 레시피들에 기초하여 증착될 수 있으며, 여기서 대응하는 스페이서층을 형성하는 동안의 증착 파라미터들은, 요구되는 고유의 스트레스가 증착된 층 내에서 생성될 수 있도록 조정될 수 있다. 예를 들어, 상기 증착 동안, 예를 들어 실리콘 질산화물의 증착 동안, 온도, 압력, 이온 충격(ion bombardment) 등과 같은 상기 증착 파라미터들이 약 1.5 기가파스칼 또는 그 이상의 압축성 스트레스로부터 대략적으로 동일한 크기의 신장성 스트레스까지의 범위로 각 층에서 진성 스트레스를 얻도록 조정될 수 있다.
도 1h는 더 나아간 공정 단계에서의 상기 반도체 디바이스(100)를 도시한다, 상기 단계에서 상기 선비정질화 영역들(136)은 어닐되었고, 상기 도펀트는 상기 도펀트 프로파일(141)이 활성화된 것으로 도시되었다. 몇몇 예시적인 실시예들에 따르면, 상기 선비정질화된 영역의 어닐링은 잘 정립된 기법들에 따라 수행된다. 예를 들어, 상기 선비정질화된 영역들의 어닐링은 상기 반도체 디바이스(100) 전체를 가열하는 것을 포함할 수 있다. 다른 예시적인 실시예들에 따르면, 상기 선비정질화된 영역들의 어닐링은 상기 선비정질화된 영역들(136)을, 예를 들어 레이저 방사(laser irradiation)를 사용하여, 선택적으로 가열하는 것을 포함할 수 있다.
또한, 도 1h에 도시된 공정 단계에서, 잘 정립된 기법들에 따라 금속 실리사이드 영역들(114)이 상기 소스/드레인 영역들(112) 및 상기 게이트 전극(105)의 컨택 부분들 내에 형성되었다. 예를 들어, 상기 각각의 금속 실리사이드 영역들(114)은 본질적으로 니켈 실리사이드 또는 니켈/백금(platinum) 실리사이드로 구성될 수 있으며, 이는 실리콘/게르마늄 물질 내에 안정적으로 형성될 수 있다. 또한, 니켈 또는 니켈/백금에 기초한 금속 실리사이드 영역들(114)은 적절한 온도에 기초하여 형성될 수 있다. 상기 온도는 대략 400℃를 넘지 않는다. 상기 금속 실리사이드 영역들은, 상기 컨택 부분들 위에 각각의 금속을 증착하고, 상기 반도체 디바이스, 또는 적어도 상기 컨택 부분에 대해, 상기 실리사이드(114)가 형성되는 충분한 온도를 받게 함으로써 형성될 수 있다.
예시적인 일 실시예에서, 상기 금속 실리사이드 영역들(114)은 니켈 또는 니켈/백금을 포함할 수 있다. 이는, 실리콘/게르마늄과 같은, 상기 드레인 및 소스 영역들(112) 내의 비-실리콘 물질의 충분한 양을 포함하는 트랜지스터 요소들과 공동하여 유리하게 사용될 수 있다. 다른 실시예들에서, 상기 금속 실리사이드 영역들(114)은, 티타늄(titanium), 코발트(cobalt), 텅스텐(tungsten) 및 백금 등과 같은 임의의 다른 적절한 내화성 금속을 포함할 수 있다. 또한, 이해될 사항으로서, 몇몇 실시예들에서는, 상기 금속 실리사이드 영역들(114)을 동일한 참조 부호로 나타내기는 했지만, 공정 및 디바이스 요건들에 따라 다른 물질들로 구성될 수 있다.
도 1h에 도시된 또 다른 예시적인 실시예들에 따르면, 스트레스 야기층이 상기 트랜지스터 위에 형성될 수 있으며, 상기 스트레스 야기층은 상기 게이트 전극(105) 아래의 상기 채널 영역(113) 내에 스트레스를 유도한다. 예시적인 일 실시예에 따르면, 상기 스트레스 야기층은 유전체 컨택층(117)이다. 예시적인 다른 실시예들에 따르면, 상기 스트레스 야기층은 식각 정지층(118)이다.
몇몇 예시적인 실시예들에 따르면, 상기 컨택층(117)은 상기 채널 영역들(113) 각각 내에 대응하는 스트레인을 유도하기 위한 진성 스트레스의 제 1 타입을 포함한다. 예를 들어, 상기 제 1 트랜지스터(100)가 P-채널 트랜지스터를 나타내면, 상기 컨택층(117)은 진성 압축성 스트레스를 갖는 실리콘 질화물로 구성될 수 있다. 결과적으로, 이 경우, 상기 컨택층(117)에 의해 제공되는 스트레스 전달 메커니즘을 지원하기 위해 상기 스페이서 요소(111) 또한 진성 압축성 스트레스를 나타내도록 형성될 수 있다. 도시된 예시적인 실시예에서, 상기 컨택층(117)은 상기 트랜지스터(11)에 근접하여 형성되며, 일 실시예에서, 상기 제 1 컨택층(117)은 상기 소스/드레인 영역들(112) 위에 형성된 상기 금속 실리사이드 영역들(114) 각각의 바로 위에 형성된다. 몇몇 예시적인 실시예들에 따르면, 상기 트랜지스터(110)가 N-채널 트랜지스터를 나타내기 위한 것일 때, 예시적인 일 실시에에서 실리콘 질화물로 구성될 수 있는 상기 컨택층(117)은, 특정 크기의 신장성 스트레스와 같은, 요구되는 크기 및 진성 스트레스의 타입을 갖는다. 이 경우, 결과적으로 상기 컨택층(117)에 의해 제공되는 스트레스 전달 메커니즘을 지원하기 위해 상기 스페이서 요소(111) 또한 진성 신장성 스트레스를 나타내도록 형성될 수 있다.
또한, 식각 정지층, 즉 식각 지시층(118)은 상기 제 1 컨택층(117) 상에 또는 윗쪽에 형성될 수 있으며, 여기서 상기 층(118)은 상기 트랜지스터(110) 위의 제 2 컨택층(도시되지 않음)을 제거하기 위한 이후의 식각 공정에 대한 신뢰성있는 제어를 가능하게 하는 적합한 물질로 형성될 수 있다. 예를 들어, 상기 식각 정지층, 즉 식각 지시층(118)은 실리콘 이산화물층의 형태로서 제공될 수 있다.
PECVD 공정이, 예를 들어 실리콘 질화물층과 같은, 상기 제 1 컨택층(117)의 증착을 위해 수행될 수 있으며, 이전에 설명된 바와 같이, 진성 스트레스의 요구된 타입 및 크기가 상기 제 1 컨택층(117) 내에서 제공되는 방식으로 상기 증착 파라미터들이 조절될 수 있다. 대응하는 증착 조건(condition)들은 본 기술 분야에서 잘 정립되어 있다. 예를 들어, 상기 제 1 컨택층(117)은 상기 트랜지스터가 P-채널 트랜지스터를 나타내기 위한 것일 때, 압축성 스트레스의 특정 크기를 갖도록 증착될 수 있으며, 상기 트랜지스터가 N-채널 트랜지스터를 나타내기 위한 것일 때, 신장성 스트레스의 특정 크기를 갖도록 증착될 수 있다. 이후, 상기 식각 정지층, 즉 식각 지시층(118)은 잘 정립된 PECVD 기법들에 기초하여 증착될 수 있다.
상기 컨택층(117) 위에, 층간 유전 물질층(도시되지 않음)을 완성하기 위해 층간 유전 물질이 형성될 수 있다. 상기 층 내에서 대응하는 컨택들이, 상기 게이트 전극(105) 및 상기 드레인 또는 소스 영역들(112)과 같은, 상기 트랜지스터의 각각의 컨택 영역들에 대해 형성된다.
다른 예시적인 실시예들에 따르면, 상기 측벽 스페이서(111), 또는 만약 하나보다 많은 측벽 스페이서가 있을 경우 적어도 하나의 측벽 스페이서는, 상기 스트레스 야기층의 형성 이전에, 상기 게이트 전극(105)으로부터 제거될 수 있다.
도 2는 도 1h에서 도시된 상기 반도체 디바이스(100)의 단일 측벽 스페이서(111) 대신에 형성될 수 있는 스페이서 구조(107)의 대안적인 실시예를 도시한다. 다른 예시적인 실시예들에 따르면, 도시된 공정 단계에서, 상기 스페이서 구조들(107)은 실리콘 이산화물과 같은 임의의 적절한 물질로 구성될 수 있는 오프셋 스페이서(108)를 포함할 수 있다. 상기 오프셋 스페이서(108)는, 만약 필요하다면, 상기 디바이스(100)를 증착 및/또는 산화시키고, 상기 스페이서들(108)을 형성하기 위한 상기 층의 수평 부분들을 이방성으로 제거함으로써 형성될 수 있다. 또한, 컨포멀한 라이너(conformal liner), 즉 스페이서(109)가 형성될 수 있으며, 이는 본질적으로 L-형태로 된 구성을 나타낼 수 있다. 즉, 상기 스페이서(109)는 상기 게이트 전극(105)의 상기 측벽을 따라 뻗는 특정한 두께의 부분을 포함하고, 또한 상기 반도체층(103)의 일부를 따라 뻗는 본질적으로 동일한 두께를 갖는 부분을 포함한다. 상기 반도체층(103)의 부분에서, 각각의 드레인 및 소스 영역들(112)이 형성된다. 결과적으로, 상기 스페이서(109)는 컨포멀하게 형성된 라이너 또는 스페이서로 간주될 수 있다. 상기 라이너 또는 스페이서의 형태는 "수평" 부분이 상기 드레인 및 소스 영역들(112)의 일부를 따라 뻗은 채 본질적으로 상기 게이트 전극(105)의 형태에 대응하며, 그에 의하여 하나 이상의 추가적인 스페이서들(111)을 상기 게이트 전극(105) 및 상기 드레인 및 소스 영역들(112)로부터 분리한다.
본질적으로 상기 스페이서(109)를 유지하는 반면에 상기 스페이서(111)의 선택적인 제거를 가능하게 하기 위하여, 상기 스페이서(111)는 특정의 식각 레시피에 비추어 상기 스페이서(109)의 유전 물질과 관련하여 중요한 식각 선택성(selectivity)을 나타내는 유전 물질로 형성될 수 있다. 예를 들어, 예시적인 일 실시예에서, 상기 컨포멀한, 즉 L-형태의 스페이서(109)는 실리콘 이산화물로 구성될 수 있으며, 반면 상기 하나 이상의 스페이서(111)는 실리콘 질화물로 구성될 수 있다. 그러나, 상기 스페이서들(109 및 111)을 위한 다른 방식들이 고려될 수 있다. 예를 들어, 다른 예시적인 실시예에서, 상기 L-형태의 스페이서(109)는 실리콘 질화물로 구성될 수 있으며, 반면 상기 스페이서(111)는 실리콘 이산화물로 형성될 수 있다.
상기 컨포멀한 스페이서(109)는 실리콘 이산화물과 같은 적절한 유전 물질을 고도로 컨포멀한 방식으로 특정 두께로 초기에 증착함으로써 형성될 수 있으며, 이후 추가의 스페이서층, 예를 들어 실리콘 질화물층이 PECVD와 같은 잘 정립된 레시피들에 기초하여 증착될 수 있다. 여기서, 이전에 설명한 바와 같이, 상기 대응하는 스페이서층이 형성되는 동안의 증착 파라미터들은 원하는 고유의 스트레스가 증착되는 층(109) 내에서 생성되도록 조절될 수 있다.
상기 스페이서 구조(107)의 각각의 부분들의 제거 또는 증착 이전에, 상기 드레인 및 소스 영역들(112) 내에서 요구되는 측면 도펀트 프로파일을 얻기 위해 추가의 주입 공정이 수행된다.
도 3은 상기 트랜지스터(110)의 위에 형성된 스트레스 야기층(117 및 118)을 구비하는 반도체 디바이스의 대안적인 실시예를 도시한다. 도 3에서 도시된 상기 트랜지스터(110)의 스페이서 구조(107)는, 상기 측벽 스페이서(111)가 상기 스트레스 야기층(117 및 118)의 형성에 앞서 제거되었다는 것을 제외하고는, 도 1h에 관련되어 기술된 상기 스페이서 구조에 따라 형성되었다. 도 3에서 도시된 트랜지스터는, 예를 들어 NMOS 트랜지스터일 수 있다. 그러므로, 채용된 다양한 스트레서들이 상기 채널 영역(113) 내의 신장성 스트레인을 유도하기 위해 구성될 수 있다.
도 4a 및 도 4b는 소위 스트레스 기억 기법에 의해 상기 채널 영역(113) 내에 요구되는 스트레인을 확립하는 다른 실시예를 도시한다. 도 4a는 상기 측벽 스페이서들(111)이 제거된 것을 제외하고는 도 1g에서 도시된 공정 단계와 비교 가능한 공정 단계에 있는 상기 트랜지스터(110)를 도시한다. 예시적인 일 실시예에 따르면, 커버층 증착 공정(114), 예를 들어 PECVD 공정에 의해, 커버층(143)이 상기 소스/드레인 영역들(112) 위에 형성된다. 상기 커버층(143)은, 예를 들어 적절한 마스킹 및 식각 방식을 채용함으로써 선택적으로 증착될 수 있다. 다른 예시적인 실시예에 따르면, 상기 커버층(143)은 상기 트랜지스터(110) 전부 위에 제공될 수 있다. 상기 커버층(143)의 증착 후, 상기 선비정질화된 영역들(136)은 어닐링된다. 일반적으로, 이러한 어닐링은 상기 선비정질화된 영역(136)의 체적 감소를 수반한다. 상기 커버층은 어닐링 동안의 상기 선비정질화된 영역들(136)의 축소를 막거나, 또는 적어도 줄이기 때문에, 상기 어닐된 영역들(136) 내에 신장성 스트레스가 발생하여, 상기 채널 영역(113) 내에 신장성 스트레인을 야기한다. 이해될 사항으로서, 적절한 스트레스 저항을 갖기 위해, 즉 상기 선비정질화된 영역들(136)의 어닐링과 관련된 스트레스들에 견디기 위해, 상기 커버층(143)이 형성되어야 한다. 예시적인 일 실시예에 따르면, 상기 커버층(143)은 실리콘 질화물로 형성된다.
도 4b는 상기 선비정질화된 영역들(136)의 어닐링 후의 더 나아간 공정 단계에서의 상기 반도체 디바이스(100)를 도시한다. 상기 스트레스는 상기 커버층(143)의 제거 이후에서 조차도 본질적으로 보존, 즉 "기억"되었다는 것을 알 수 있다. 상기 커버층의 제거(145)는 상기 커버층의 물질에 의존하여, 각각의 커버층 물질에 대해 잘 정립된 식각 기술들에 따라 수행될 수 있다.
상기에서 언급된 예시적인 실시예들이 단일 트랜지스터에 관련하여 기술되기는 했지만, 반도체 디바이스는 일반적으로 복수 개의 트랜지스터들을 포함한다는 것이 이해되어야 한다. 상기 복수 개의 트랜지스터들은 동일한 트랜지스터 타입을 가질 수 있다. 예를 들어, N-채널 트랜지스터 타입을 갖거나, 또는 P-채널 트랜지스터 타입을 가질 수 있다. 다른 예시적인 실시예들에 따르면, 상기 복수 개의 트랜지스터는 N-채널 트랜지스터들과 함께 P-채널 트랜지스터들을 포함한다.
도 5는 본 개시 내용의 예시적인 실시예들에 따른 반도체 디바이스(200)를 도시한다. 상기 반도체 디바이스(200)는 P-채널 트랜지스터들과 함께 N-채널 트랜지스터들을 포함한다. 예시적인 일 실시예에 따르면, 도 5에 도시된 바와 같이, 상기 기판(101)은 N-채널 트랜지스터(110n)와 P-채널 트랜지스터(110p)의 게이트 전극(105) 및 상기 N-타입 트랜지스터(110n)와 상기 P-타입 트랜지스터(110p)의 상기 게이트 전극들(105) 위의 상기 선비정질화 주입 방지 물질(132)을 포함한다. 상기 트랜지스터들(110n 및 110p)은 도 1e에서 도시된 상기 트랜지스터(110)의 제조 단계에 대응하는 제조 단계로 도시되는 바, 그 상세 사항들 및 제조에 대해서는 여기서 다시 반복하지 않는다. 이해될 사항으로서, 상기 트랜지스터들(110n 및 110p)은 도 1a 내지 도 4b를 참조하여 논의된 상기에서 언급된 예시적인 실시예들 중 적어도 하나에 따라 형성될 수 있다.
다른 예시적인 실시예들에 따르면, 상기 선비정질화 주입 방지 물질(132)은 반도체 디바이스의 모든 상기 트랜지스터들(110)의 게이트 전극(105) 위에 형성되는 것이 아니라, 반도체 디바이스의 트랜지스터들의 일부분 위에만 형성된다. 다시 말해, 상기 선비정질화 주입 방지 물질(132)은 반도체 디바이스의 게이트 전극들의 일부 위에 선택적으로 형성된다. 예시적인 일 실시예에 따르면, 상기 선비정질화 주입 방지 물질(132)은 NMOS 트랜지스터들의 게이트 전극들 위에 형성되며, 반면 PMOS 트랜지스터들의 게이트 전극들은 상기 선비정질화 주입 방지 물질(132)을 갖지 않는다.
도 6a 내지 도 6c는 반도체 디바이스(300)의 제조를 위한 공정 시퀀스를 도시한다. 여기서, 상기 선비정질화 주입 방지 물질(132)은 상기 반도체 디바이스(300)의 게이트 전극들의 일부 위에 선택적으로 형성된다.
도 6a는 반도체층(103)을 구비한 기판(100)을 포함하는 반도체 디바이스(300)를 도시한다. 상기 반도체 디바이스(300)는 상기 반도체층(103) 위의 유전층(106A)을 포함한다. 상기 반도체층(106A) 위에는, 게이트 전극 물질층(105A)이 형성된다. 상기 게이트 전극 물질층(105A)은 선비정질화 주입 방지 물질(132)로 덮혀 있다. 상기에서 기술된 물질들 및 상기 반도체 디바이스(300)의 층들은 도 1a 및 도 1b에 도시된 상기 반도체 디바이스(100)에 관련되어 기술된 각각의 물질들 및 층들에 대응하며, 이에 대해서는 다시 설명하지 않는다.
상기 반도체 디바이스(300)는 제 1 트랜지스터(110n)가 형성될 제 1 영역(150) 및 제 2 트랜지스터(110p)가 형성될 제 2 영역(151)을 포함한다. 상기 제 1 영역(150)에서, 상기 선비정질화 주입 방지 물질(132)은, 상기 제 1 트랜지스터의 게이트 전극의 측면 치수를 정의하기 위해, 예를 들어 포토레지스트 또는 경성 마스크인, 마스크(133A)에 의해 부분적으로 덮힌다. 상기 제 2 영역(151)에서는, 상기 선비정질화 주입 방지층(132)이 덮히지 않는다. 상기 마스크(133A)는 잘 정의된 기법들에 따라 형성될 수 있으며, 상기 마스크의 물질은 상기 선비정질화 주입 방지 물질(132)에 대해 우수한 식각 선택비를 갖도록 선택된다.
상기 제 2 영역(151)에서, 상기 노출된 선비정질화 주입 방지 물질(132)은 식각 공정(154)에 의해 선택적으로 제거되며, 반면에 상기 제 1 영역(150)의 상기 선비정질화 주입 방지 물질(132)은 상기 식각 공정(154)에 의해 단지 부분적으로 제거되어, 상기 마스크(133A) 아래의 상기 선비정질화 주입 방지 물질(132)의 일부를 유지한다. 상기 선비정질화 주입 방지 물질(132)의 제거에 의해, 상기 게이트 전극 물질층(105A)이 드러나게 된다. 다음으로, 예를 들어 상기 제 1 영역(150)의 상기 마스크(133A)와 동일한 타입인, 게이트 정의 마스크(133B)가 상기 제 2 영역(151)의 상기 게이트 전극 물질층(105A) 위에 형성된다.
도 6b는 더 나아간 공정 단계에서의 상기 반도체 디바이스(300)를 도시한다. 상기 단계에서 상기 선비정질화된 주입 방지 물질(132)의 드러난 부분은 상기 게이트 전극 물질층(105A)로부터 제거되었고, 상기 제 2 영역(151) 내에서의 상기 게이트 정의 마스크(133B)의 형성이 완료되었다. 그러므로, 도 6b에서의 상기 반도체 디바이스(300)의 제조 단계는 각각 상기 제 1 영역(150) 및 상기 제 2 영역(151)에서 상기 게이트 전극을 정의하는 두 마스킹층(133A 및 133B)에 의해 특징지어진다. 또한, 상기 제 1 마스킹층(133A) 및 상기 게이트 전극 물질층(105A)의 사이에, 상기 선비정질화 주입 방지 물질(132)이 위치한다. 반면, 상기 제 2 마스킹층(133B)과 상기 게이트 전극 물질층(105A)의 사이에는 선비정질화 주입 방지 물질(132)도 없다. 도 6b에서 도시된 제조 단계에서, 상기 제 2 영역(151) 내의 상기 제 2 마스킹층(133B)은 상기 게이트 전극 물질층(105A)의 바로 위에 위치된다.
이후, 상기 제 1 마스킹층(133A) 및 상기 제 2 마스킹층(133B)에 의해 정의되는 상기 게이트 전극들(105)이, 상기 게이트 전극 물질층(105A)의 드러난 부분을 제거하는 이방성 식각 공정(134)을 수행함으로써 제공될 수 있다. 상기 이방성 식각 공정(134)은 도 1b와 관련하여 개시된 세부사항들에 따라 수행될 수 있다. 이후, 상기 마스킹층(133A) 및 상기 마스킹층(133B)은 도 1b와 관련하여 개시된 잘 정립된 기법들에 기초하여 제거될 수 있다. 예시적인 일 실시예에 따르면, 상기 마스킹층(133A) 및 상기 마스킹층(133B)은 단일 단계에서의 동일한 기법으로 제거 가능하다. 예를 들어, 상기 제 1 마스킹층(133A) 및 상기 제 2 마스킹층(133B)을 형성하는 데에 동일한 물질이 사용될 수 있다. 결과적으로, 각각의 제조 단계 내에서의 제 1 트랜지스터 및 각각의 제조 단계에서의 제 2 트랜지스터를 포함하는 반도체 디바이스(300)가 생성되는 바, 상기 제 1 트랜지스터는 상기 선비정질화 주입 방지 물질(132)에 의해 덮힌 게이트 전극을 가지며, 상기 제 2 트랜지스터(110p)는 상기 선비정질화 주입 방지 물질(132)이 없는 게이트 전극을 갖는다.
도 6c는 더 나아간 공정 단계에서의 상기 반도체 디바이스(300)를 도시하는 바, 여기에서는 선비정질화 공정이 수행되어, 상기 제 1 트랜지스터(110n) 및 상기 제 2 트랜지스터(110p) 각각의 선비정질화 영역들(136)이 생성된다. 결과로서, 상기 반도체 디바이스(300)의 상기 제 1 트랜지스터(110n)는 적어도 부분적으로 선비정질화된 소스/드레인 영역들(112) 및 선비정질화된 영역들이 없거나 실질적으로 없는 게이트 전극(105)을 포함하며, 상기 반도체 디바이스(300)의 상기 제 2 트랜지스터(110p)는 적어도 부분적으로 선비정질화된 소스/드레인 영역들(112) 및 적어도 부분적으로는 선비정질화된 게이트 전극(105)을 포함한다.
상기 반도체 디바이스(300)의 추가의 공정과 관련하여, 상기 제 1 트랜지스터(110n)는 일반적으로 도 1a 내지 도 4b와 관련하여 상기에서 기술된 트랜지스터(110)로서 처리될 수 있다. 상기 제 2 트랜지스터(110p)는, 제거되어야 하는 선비정질화 주입 방지 물질(132)이 없는 것을 제외하고는, 도 1a 내지 도 4b와 관련하여 상기에서 기술된 트랜지스터(110)로서 일반적으로 처리될 수 있다. 그러나, 이해될 사항으로서, 두 트랜지스터들(110n 및 110p) 중 단지 하나에서만 수행되는 공정 시퀀스들은, 예를 들어 포토레지스트 마스크 또는 경성 마스크에 의해, 상기 두 트랜지스터들(110n 및 110p) 중 다른 하나를 마스킹할 것을 요구한다. 또한, 필요한 경우, 덜 향상된 기술들을 요구하는 각각의 기술들에 의해 실리사이드화가 수행될 수 있다.
예를 들어, 먼저 형성되는 금속 실리사이드 영역들은 코발트 실리사이드로 형성될 수 있으며, 높여진 온도에서 형성될 수 있고, 반면에 이후의 제조 단계에서 생성되는 금속 실리사이드 영역은 더 적게 올려진 온도를 요하는 니켈 실리사이드 또는 니켈/백금 실리사이드의 형태로서 제공될 수 있다. 금속 실리사이드들은 또한 상기 반도체 디바이스의 다양한 스트레서들에 대해 높은 온도로 인해 악영향을 미치는 것을 막는 데에 이용될 수 있다.
잘 정립된 기술들에 따르면, NMOS 및 PMOS 트랜지스터들을 위한 금속 실리사이드들에 있어서의 차이는, 예를 들어 코발트 실리사이드에 관한 니켈 실리사이드의 전도성의 차이로 인한 제 1 및 제 2 트랜지스터 디바이스들(110p, 110n)의 디바이스 작용 간의 어떠한 비대칭의 균형을 잡는 데에도 이용될 수 있다. 또한, 게르마늄, 탄소 및 그와 유사한 것과 같은 다른 반도체 물질들의 상당량이 상기 게이트 전극(105) 및/또는 상기 드레인 및 소스 영역들(112) 내에 존재할 때, 두 타입의 금속 실리사이드를 제공하는 것이 적절한 것으로 간주된다.
예시적인 일 실시예에 따르면, 상기 반도체 디바이스(300)의 상기 제 1 트랜지스터(110n)는 NMOS 트랜지스터이고, 상기 반도체 디바이스(300)의 상기 제 2 트랜지스터(110p)는 PMOS 트랜지스터이다.
또한, 이해될 사항으로서, 상기 제 1 트랜지스터(110n) 및 상기 제 2 트랜지스터(110p)는 서로 근접하여 형성될 수 있으며, 여기서는 고도의 응용들에서 통상적으로 제공되는 것과 같이, 대응하는 분리 구조(미도시)가 얕은 트렌치 분리의 형태로 제공될 수 있다. 다른 실시예들에서, 상기 트랜지스터들(110n 및 110p)은 기판(101) 상에 형성되는 상이한 다이 영역들 내에 제공되는 트랜지스터들을 나타낼 수 있다.
요약하면, 트랜지스터의 게이트 전극의 선비정질화를 막으면서, 상기 트랜지스터의 소스/드레인 영역들의 선비정질화를 제공하기 위한 기술이 제시된다. 예시적인 실시예들에 따르면, 상기 선비정질화는 소스/드레인 영역의 요구되는 도펀트 프로파일의 형성과 관련하여 이득을 제공한다. 예시적인 실시예들에 따르면, 채널 영역 내에 스트레스를 전달하여 그 채널 영역 내에 해당하는 스트레인을 야기하는 스트레스 전달 메커니즘은, 게이트 전극의 선비정질화를 방지함으로써 개선될 수 있다. 예시적인 실시예들에 따르면, 선비정질화되는 것으로부터 방지되어야 하는 게이트 전극들을 위에 선비정질화 주입 방지 물질이 형성된다. 상기 선비정질화 주입 방지 물질은 상기 게이트 전극과 함께 패터닝될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 선비정질화 방지 주입은 개별적인 단계로 패터닝될 수 있으며, 각각의 방지 물질에 대한 잘 정립된 기법들 및 레시피들을 필요로 한다. 예시적인 실시예들에 따르면, 상기 방지 물질은 실리콘 산소 질소(SiON) 또는 실리콘 질화물이 될 수 있다. 본 발명 기술의 응용은, 복수의 트랜지스터들 뿐 아니라 단일 트랜지스터에 대해, 그리고 상이한 타입의 트랜지스터들 뿐 아니라 단일 타입의 트랜지스터들에 대해 예시되었다.
트랜지스터의 채널 영역 내에서 스트레스를 유도하는 다양한 스트레서들이 논의되었는 바, 이들은 본 기술 분야에 잘 정립되어 있다. 예시적인 실시예들에 따르면, 상기 스트레서들에 의해 제공되는 스트레스의 타입은 적용되는 트랜지스터의 타입에 적합하게 된다. 예시적인 일 실시예에 따르면, 각각의 채널 영역 내에서의 스트레인 생성을 촉진하기 위하여, 압축형 스트레스 또는 신장성 스트레스와 같은 고유의 스트레스의 특정 타입을 나타내도록 하나 이상의 스페이서들이 형성될 수 있으며, 이에 의해 적어도 트랜지스터의 하나의 타입에 대해 상기 스트레스 전달 메커니즘을 상당히 개선시키며, 상기 트랜지스터의 다른 타입에 대한 각각의 스페이서 요소들은 제거될 수 있다. 여기에 개시된 내용과 함께 적용가능한 다른 스트레스 전달 메커니즘들은, 상기 트랜지스터의 소스/드레인 영역들 내에 스트레스-야기 반도체 합금(alloy)을 형성하는 것을 포함한다. 사용되는 조성 및 요소들에 따라, 신장성 스트레스들과 함께 압축성 스트레스들이 상기 채널 영역 내에서 유도될 수 있다. 예시적인 실시예들에 따르면, 스트레스 야기층은 각각의 트랜지스터들을 위에 형성될 수 있으며, 상기 스트레스 야기층은, 예를 들어 유전체 컨택층 또는 식각 정지층이 될 수 있다. 다른 예시적인 실시예들은 스트레스 기억 기법을 이용하는 바, 여기에서는 어닐링 동안 발생하는 스트레스들의 적어도 일부를 견딜 수 있는 커버층 아래의 선비정질화된 영역을 어닐링함으로써, 소스/드레인 영역들 내에서 진성 스트레스가 발생되어 기억된다.
상기 개시된 특정의 실시예들은 단지 예시적인 것들인데, 이는 본 발명이 여기에서의 교시의 이득을 갖는 당업자에게 명백한, 다르지만 등가의 방법들로 변경되어 실행될 수 있기 때문이다. 예를 들어, 상기 설명된 공정 단계들은 다른 순서로 수행될 수 있다. 또한, 하기의 청구항들에서 기술되는 것 이외에는, 여기에서 나타내는 구성 또는 설계의 세부 사항들에 대한 어떠한 제한도 의도되지 않는다. 따라서, 상기 개시된 특정의 실시예들은 변경 또는 수정될 수 있으며, 이러한 모든 변형들은 본 발명의 정신 및 범위 내에 있는 것으로 고려된다. 이에 따라, 여기에서 청구하고자 하는 바는 하기의 청구항들에 의해 기술된다.
100: 반도체 디바이스
105: 게이트 전극
106: 게이트 절연층
110: 트랜지스터
111: 측벽 스페이서
112: 소스/드레인 영역들
113: 채널 영역
136: 선비정질화된 영역들
141: 도펀트 프로파일
142: 이온 주입 도핑

Claims (19)

  1. 기판(101)을 제공하는 단계와, 여기서 상기 기판(101)은 트랜지스터(110)의 게이트 전극(105)을 구비하고, 선비정질화 주입 방지 물질(pre-amorphization implant blocking material)(132)이 상기 게이트 전극(105) 위에 있으며, 상기 기판(101)은 상기 트랜지스터의(110)의 소스/드레인 영역들(112)을 구비하고, 상기 소스/드레인 영역들(112)은 상기 선비정질화 주입 방지 물질(132)을 갖지 않으며; 그리고
    상기 게이트 전극(105)을 상기 선비정질화 주입 공정(135)으로부터 막으면서, 상기 소스/드레인 영역들(112)의 적어도 일부를 선비정질화하도록, 상기 기판(101)이 선비정질화 주입 공정(135)을 받는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 기판(101)을 제공하는 단계는,
    게이트 절연층(106A)을 구비하는 상기 기판(101)을 제공하는 단계와;
    상기 게이트 절연층(106A) 위에 게이트 전극 물질층(105A)을 형성하는 단계와;
    상기 게이트 전극 물질층(105A) 위에 상기 선비정질화 주입 방지 물질(132)을 형성하는 단계와; 그리고
    상기 게이트 전극(105) 위에 상기 선비정질화 주입 방지 물질(132)을 제공하기 위해, 상기 선비정질화 주입 방지 물질(132) 및 상기 게이트 전극 물질층(105A)을 패터닝하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 상기 선비정질화 주입 방지 물질(132)을 패터닝하는 단계는,
    상기 선비정질화 주입 방지 물질(132) 위에 마스크(133)를 형성하는 단계와, 여기서 상기 마스크(133)는 상기 게이트 전극(105) 위에 위치하며; 그리고
    상기 게이트 전극(105) 위에 상기 선비정질화 주입 방지 물질(132)을 제공하기 위해 상기 마스크(133)에 의해 커버되지 않는 영역들 내의 상기 선비정질화 주입 방지 물질(132) 및 상기 게이트 전극 물질층(105A)을 제거하고, 상기 선비정질화 주입 방지 물질(132) 위의 상기 마스크(133)를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 적어도 부분적으로 선비정질화된 소스/드레인 영역들(112)에 도펀트(142)를 주입하는 단계와; 그리고
    상기 소스/드레인 영역들(112)을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 방법 .
  5. 제 4 항에 있어서,
    상기 선비정질화 주입 방지 물질(132)을 제거하는 단계와; 그리고
    상기 게이트 전극(105) 및 상기 소스/드레인 영역들(112) 각각 위에 금속 실리사이드(114)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 기판(101)이 상기 선비정질화 주입 공정을 받는 이후, 상기 게이트 전극(105)의 측벽들에 측벽 스페이서(111)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 측벽 스페이서(111)를 형성하는 단계는,
    상기 게이트 전극(105) 위에 측벽 스페이서 물질층(139)을 형성하는 단계와; 그리고
    상기 측벽 스페이서(111)를 제공하기 위해, 상기 측벽 스페이서 물질층(130)을 이방성으로 식각하는 이방성 식각 공정(140)을 수행하는 단계를 포함하며,
    여기서, 상기 선비정질화 주입 방지 물질(132)은 상기 이방성 식각 공정(140)에 의해 제거되는 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서,
    상기 소스/드레인 영역들(112) 내에 도펀트(142)를 주입하는 단계와; 그리고
    상기 측벽 스페이서(111)를 마스크로서 이용하여, 상기 소스/드레인 영역들(112) 내에 요구되는 도펀트 프로파일(141)을 생성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 6 항에 있어서,
    상기 측벽 스페이서(111)는 중간 라이너(intermediate liner)(109)에 의해 상기 게이트 전극(105) 및 상기 소스/드레인 영역들로부터 분리되는 것을 특징으로 하는 방법.
  10. 제 6 항에 있어서,
    상기 측벽 스페이서(111)는 상기 게이트 전극(105) 아래의 채널 영역(113) 내에 진성 스트레스(intrinsic stress)를 유도하는 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서,
    상기 트랜지스터(110) 위에 스트레스 야기층(stress-inducing layer)(117)을 형성하는 단계를 더 포함하며, 여기서 상기 스트레스 야기층(117)은 상기 게이트 전극(105) 아래의 채널 영역(113) 내에 스트레스를 유도하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,
    상기 스트레스 야기층(117)은 유전체 컨택층(dielectric contact layer) 또는 식각 정지층인 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서,
    상기 스트레스 야기층(117)을 형성하기 전에, 상기 게이트 전극(105)으로부터 측벽 스페이서(111)를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제 1 항에 있어서,
    상기 소스/드레인 영역들(112)은 상기 게이트 전극(105) 아래의 상기 트랜지스터(110)의 채널 영역(113)에 스트레스를 유도하는 스트레스 유도 영역을 포함하는 것을 특징으로 하는 방법.
  15. 제 1 항에 있어서,
    상기 소스/드레인 영역들(112) 위에 커버층(143)을 형성하는 단계와;
    선비정질화된 영역들(136)을 어닐링하는 단계와, 여기서 상기 커버층(143)은 상기 선비정질화된 영역들(136)의 어닐링으로 인한 체적 변화를 감소시키며; 그리고
    상기 소스/드레인 영역들(112)로부터 상기 커버층(143)을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제 1 항에 있어서,
    상기 기판(101)은 N-타입 트랜지스터(110n) 및 P-타입 트랜지스터(110p)의 게이트 전극들(105)을 포함하며, 상기 선비정질화 주입 방지 물질(132)은 상기 N-타입 트랜지스터(110n) 및 상기 P-타입 트랜지스터(110p)의 상기 게이트 전극들(105) 위에 있는 것을 특징으로 하는 방법.
  17. 제 1 항에 있어서,
    상기 게이트 전극(105)은 제 1 트랜지스터(110)의 게이트 전극이고;
    상기 소스/드레인 영역들(112)은 상기 제 1 트랜지스터(110)의 소스/드레인 영역들(112)이고;
    상기 기판(101)은 제 2 트랜지스터(110)의 게이트 전극(105)을 갖고, 상기 제 2 트랜지스터(110)의 게이트 전극(105)은 상기 선비정질화 주입 방지 물질(132)을 갖지 않고;
    상기 기판(101)은 상기 제 2 트랜지스터(110)의 소스/드레인 영역들(112)을 갖고, 상기 제 2 트랜지스터(110)의 상기 소스/드레인 영역들(112)은 상기 선비정질화 주입 방지 물질(132)을 갖지 않으며; 그리고
    상기 기판(101)이 선비정질화 주입 공정(135)을 받는 단계는, 상기 제 1 트랜지스터(110) 및 상기 제 2 트랜지스터(110)의 상기 소스/드레인 영역들(112)의 적어도 일부를 선비정질화하고, 상기 제 2 트랜지스터(110)의 상기 게이트 전극(105)의 적어도 일부를 선비정질화하며, 그리고 제 1 트랜지스터(110)의 상기 게이트 전극(105)을 선비정질화없이 유지하도록, 상기 기판(101)이 선비정질화 주입(135)을 받는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서,
    상기 제 1 트랜지스터(110) 및 상기 제 2 트랜지스터(110) 중 하나는 N-타입 트랜지스터이고, 상기 제 1 트랜지스터(110) 및 상기 제 2 트랜지스터(110) 중 다른 하나는 P-타입 트랜지스터인 것을 특징으로 하는 방법.
  19. 트랜지스터(110)의 게이트 전극(105)의 선비정질화를 막으면서, 상기 트랜지스터(110)의 소스/드레인 영역들(112)을 선택적으로 선비정질화하는 단계를 포함하는 것을 특징으로 하는 방법.
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