JP2006196561A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲート電極の高抵抗化を防ぐとともに、Ｐｏｌｙ−Ｓｉからなるゲート電極を形成する場合と設計事項を変えることなく、不純物イオンのチャネリング現象を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】基板１１上に、ポリシリコンからなるゲート電極１４を形成する工程と、ゲート電極１４の表面を露出させる状態で、基板１１上にレジストマスクＲを形成する工程と、イオン注入法により、レジストマスクＲから露出したゲート電極１４の表面側にＳｉを注入することで、ゲート電極１４の表面側に選択的に非晶質層２１を形成する工程と、レジストマスクＲを除去した後、ゲート電極１４の両側の基板１１の表面側に不純物イオンを注入して、ＳＤ領域を形成する工程と、熱処理を行うことで、ＳＤ領域の前記不純物イオンを活性化させるとともに、非晶質層２１をポリシリコンに変化させる工程とを有することを特徴とする半導体装置の製造方法である。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関するものであって、特に、ＭＯＳトランジスタを形成するのに好適な半導体装置の製造方法に関する。

従来、ＭＯＳトランジスタは次のような方法により製造されている。例えばＮＭＯＳトランジスタを形成する例について、図３を用いて説明すると、まず、図３（ａ）に示すように、ＳＴＩ（Shallow Trench Isolation）技術により、シリコン基板からなる基板１１に各素子領域を分離するための素子分離領域１２を形成する。次いで、ｐ型不純物のイオン注入およびアニールにより、基板１１にＰ−ｗｅｌｌ（図示省略）を形成した後、基板１１上にゲート絶縁膜１３を形成する。続いて、ゲート絶縁膜１３上にポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極膜（図示省略）を成膜して、レジストパターンをマスクに用いたエッチングにより、ゲート電極１４を形成する。

次に、図３（ｂ）に示すように、ゲート電極１４をマスクとして、基板１１の表面側に、ｎ型不純物のイオン注入を行うことで、ＬＤＤ（Lightly Doped Drain)領域１５を自己整合的に形成する。その後、ゲート電極１４を覆う状態で、基板１１上に絶縁膜（図示省略）を堆積し、ゲート電極１４の表面が露出するまでエッチバックすることにより、ゲート電極１４の両側にサイドウォール１６を形成する。

続いて、図３（ｃ）に示すように、サイドウォール１６の形成されたゲート電極１４をマスクとして、基板１１の表面側にｎ型不純物のイオン注入を行うことで、ＬＤＤ領域１５と連結するソース・ドレイン領域（ＳＤ領域）１７を形成する。その後、熱処理を行うことで、ｎ型不純物イオンを活性化させる。これにより、ゲート電極１４の直下に設けられるチャネル領域１８の両側にＬＤＤ領域１５を介してＳＤ領域１７が設けられたＮＭＯＳトランジスタが形成される。

ここで、Ｐｏｌｙ−Ｓｉからなるゲート電極１４は複数のグレインで形成されている。このため、図３（ｃ）を用いて説明したＳＤ領域１７を形成する際のｎ型不純物イオンの注入工程では、図４（ａ）に示すように、ｎ型不純物イオンがゲート電極１４のグレインの粒界を通って突き抜けるチャネリング現象により、ゲート電極１４の直下の基板１１のチャネル領域１８にｎ型不純物イオンが注入されたｎ型不純物層Ａが形成される場合がある（例えば、非特許文献１参照）。

この場合には、図４（ｂ）の平面図に示すように、ｎ型不純物層Ａが設けられたトランジスタＴｒ₁の実効ゲート長Ｌ₁は、ｎ型不純物層Ａが設けられていないトランジスタＴｒ₂の実効ゲート長Ｌ₂と比較して短くなる。これにより、トランジスタＴｒ₁とトランジスタＴｒ₂とで、電流−電圧特性が異なってくる。

具体的には、トランジスタＴｒ₁では、トランジスタＴｒ₂と比較して実効ゲート長Ｌ ₁ が短い分、図４（ｃ）のグラフに示すように、閾値電圧Ｖ₁も低くなるため、ゲート電圧を付加していくとトランジスタＴｒ₂（前記図４（ｂ）参照）よりも早くオン状態となる。また、トランジスタＴｒ₁（前記図４（ｂ）参照）のゲート幅Ｗ₁（前記図４（ｂ）参照）は、トランジスタＴｒ₂のゲート幅よりも小さいため、到達するドレイン電流Ｉｄ₁はトランジスタＴｒ₂のドレイン電流Ｉｄ₂よりも低くなる（曲線Ｂ）。一方、トランジスタＴｒ₂では、閾値電圧Ｖ₂が閾値電圧Ｖ₁よりも高いため、トランジスタＴｒ₁よりも遅れてオン状態となる。また、トランジスタＴｒ₂のゲート幅はトランジスタＴｒ₁のゲート幅Ｗ₁と比較して大きいため、到達するドレイン電流Ｉｄ₂はドレイン電流Ｉｄ₁よりも高くなる（曲線Ｃ）。

これにより、見かけのトランジスタ特性は、曲線Ｂと曲線Ｃを足すことで、グラフ内に実線で示すような形状となり、Ｈｕｍｐ（瘤）Ｄが設けられた状態となる。ここで、ｎ型不純物層Ａ（前記図４（ｂ）参照）の大きさは一定ではないことから、トランジスタＴｒ₁の閾値電圧Ｖ₁はばらつく傾向にあり、それにともないＨｕｍｐＤの大きさもチップ間でばらつく傾向にある。このため、特に、閾値電圧のばらつきで性能が左右されるアナログ回路の性能を悪化させる。また、トランジスタＴｒ₁による短チャネル効果により、オフリーク電流が増大する。

そこで、上述したような不純物イオンのチャネリング現象を防ぐために、ゲート電極の表面側に窒素を注入することで、ゲート電極の表面側に非晶質層を形成する方法が報告されている（例えば、特許文献１参照）。

「１１th International Conference on Ion Implantation Technology」（米）ＩＥＥＥ，１９９６年，pp.６４２〜６４５ 特開平１１−２１４６８３号公報

しかし、ゲート電極の表面側に窒素を導入する場合には、ゲート電極の表面側に絶縁体である窒化シリコン層が設けられた状態となるため、ゲート電極の抵抗が高くなる。また、ゲート電極の表面側に窒化シリコン層が設けられた状態では、ゲート電極の表面側に金属を拡散させてシリサイド層を形成することができない。これにより、ゲート電極の低抵抗化が難しいという問題もある。さらに、上記窒化シリコン層が設けられた分、ゲート電極の高抵抗化を防ぐために、設計事項を変更する必要がある。

上述したような課題を解決するために、本発明における半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、基板上にポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極を形成する工程を行う。次に、第２工程では、ゲート電極の表面を露出させる状態で、基板上にマスクを形成する工程を行う。次いで、第３工程では、イオン注入法により、マスクから露出したゲート電極の表面側にシリコンを注入することで、ゲート電極の表面側に選択的に非晶質層を形成する工程を行う。その後、第４工程では、マスクを除去した後、ゲート電極の両側の基板の表面側に不純物イオンを注入して、ソース・ドレイン領域（ＳＤ領域）を形成する工程を行う。次に、第５工程では、熱処理を行うことで、上記ＳＤ領域の不純物イオンを活性化させるとともに、非晶質層をポリシリコンに変化させる工程を行うことを特徴としている。

このような半導体装置の製造方法によれば、ゲート電極の表面を露出させる状態でマスクを形成した後、イオン注入法により、ゲート電極の表面側にシリコンを導入することで、ゲート電極の表面側に選択的に非晶質層が形成される。このため、ゲート電極の表面側に設けられた非晶質層により、ＳＤ領域を形成する工程において不純物イオンを注入する際、Ｐｏｌｙ−Ｓｉの粒界を通って不純物イオンがゲート電極を突き抜けるチャネリング現象が防止される。

そして、熱処理を行うことで非晶質層をポリシリコンに変化させることから、ゲート電極の表面側に窒素を導入して非晶質層を形成する場合と比較して、ゲート電極の表面側に絶縁体が設けられることによるゲート電極の高抵抗化が防止される。また、非晶質層をポリシリコンに変化させるため、ゲート電極の表面側にシリサイド層を形成して低抵抗化することも可能である。さらに、ゲート電極の表面側に非晶質層を形成する工程以外は、一般的なポリシリコンのゲート電極を有する半導体装置と同様に行うことが可能である。

以上説明したように、本発明における半導体装置の製造方法によれば、ゲート電極の高抵抗化が防止されるとともに、ゲート電極の表面側にシリサイド層を形成して低抵抗化することも可能であることから、応答性に優れた半導体装置を製造することができる。また、非晶質層を形成する工程以外は、一般的なポリシリコンのゲート電極を有する半導体装置と同様に行うことができるため、設計事項の大幅な変更が必要なく、生産性にも優れている。

さらに、チャネリング現象が防止されるため、チャネル領域に不純物層が設けられることによるチップ間の閾値電圧のばらつきが防止されることから、チップ間のトランジスタの特性を揃えることが可能となる。これにより、チップ間の閾値電圧のばらつきにより性能が悪化するアナログ回路にも好適に適用可能な半導体装置を得ることができる。また、トランジスタの短チャネル効果が防止されるため、オフリーク電流の増大が抑制されることから、半導体装置の歩留まりを向上させることができる。

本発明の半導体装置の製造方法に係わる実施の形態を、図１〜図２の製造工程断面図を用いて説明する。ここではＮＭＯＳトランジスタを形成する場合を例にとり、説明することとし、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。

まず、図１（ａ）に示すように、ＳＴＩ技術によりシリコン基板からなる基板１１に、各素子領域を分離するための素子分離領域１２を形成する。次いで、例えばボロン（Ｂ⁺）等のｐ型不純物イオンの注入およびアニールにより、基板１１にＰ−ｗｅｌｌ（図示省略）を形成する。続いて、基板１１上に、例えば酸化シリコン（ＳｉＯ₂）膜からなるゲート絶縁膜１３を形成する。なお、ここでは、ゲート絶縁膜１３をＳｉＯ₂膜で形成することとするが、ゲート絶縁膜１３は、窒化酸化シリコン（ＳｉＯＮ）膜で形成してもよく、酸化ハフニウム（ＨｆＯ₂）膜、酸化アルミニウム（Ａｌ₂Ｏ₃）膜等の高誘電率膜で形成してもよい。さらには、上記膜を積層して形成してもよい。

続いて、ゲート絶縁膜１３上にＰｏｌｙ−Ｓｉからなるゲート電極膜（図示省略）を成膜して、レジストパターンをマスクに用いたエッチングにより、ゲート電極１４を形成する。このエッチングによりゲート絶縁膜１３もエッチングされ、ゲート電極１４の直下にのみゲート絶縁膜１３が設けられた状態となる。

次に、図１（ｂ）に示すように、ゲート電極１４をマスクとして、基板１１の表面側に、例えばヒ素（Ａｓ⁺）等のｎ型不純物のイオン注入を行うことで、ＬＤＤ領域１５を自己整合的に形成する。その後、ゲート電極１４を覆う状態で、基板１１上に例えばＳｉＯ₂からなる絶縁膜（図示省略）を堆積し、ゲート電極１４の表面が露出するまでエッチバックすることにより、ゲート電極１４の両側にＳｉＯ₂からなるサイドウォール１６を形成する。ここまでの工程は、背景技術と同様に行われる。

続いて、図１（ｃ）に示すように、サイドウォール１６が設けられたゲート電極１４を覆う状態で、基板１１上にレジスト（図示省略）を塗布する。その後、エッチバックすることで、レジストからゲート電極１４の表面を露出させることにより、ゲート電極１４の表面を露出させた状態のレジストマスクＲを形成する。このレジストマスクＲが請求項のマスクに相当する。なお、ここでは、エッチバックによりゲート電極１４の表面を露出させることとしたが、レジストを塗布した後、通常のリソグラフィ工程を行うことで、ゲート電極１４の表面側を露出させた状態のレジストマスクＲを形成してもよい。ただし、エッチバックの方が、レジストマスクＲのパターンの合わせずれを気にすることなく、露光、現像等の煩雑なリソグラフィ工程を行わなくてもよいため、好ましい。

次いで、例えば１０ｋｅＶのエネルギー、１×１０¹⁵／ｃｍ²のドーズ量でイオン注入を行うことにより、レジストマスクＲから露出したゲート電極１４の表面にシリコン（Ｓｉ）を注入する。これにより、Ｐｏｌｙ−Ｓｉからなるゲート電極１４の表面側が非晶質化（アモルファス化）され、ゲート電極１４の表面側に選択的に非晶質層２１が形成される。これにより、後工程で、ｎ型不純物のイオン注入によりＳＤ領域を形成する際に、ゲート電極１４の表面側に非晶質層２１が設けられた状態となることから、Ｐｏｌｙ−Ｓｉの結晶粒界を通ってｎ型不純物イオンがゲート電極１４を突き抜けるチャネリング現象が防止される。なお、ここでは、１×１０¹⁵／ｃｍ²のドーズ量でＳｉを注入することとしたが、Ｐｏｌｙ−Ｓｉが非晶質化されればよく、１×１０¹⁵／ｃｍ²以上５×１０¹⁵／ｃｍ²以下のドーズ量の範囲でイオン注入を行うことが好ましい。

次に、図２（ｄ）に示すように、レジストマスクＲ（前記図１（ｃ）参照）を除去した後、サイドウォール１６が設けられたゲート電極１４をマスクとして、基板１１の表面側に、例えばＡｓ⁺等のｎ型不純物のイオン注入を行うことで、ＬＤＤ領域１５と連結するＳＤ領域１７を形成する。これにより、ゲート電極１４の直下の基板１１に設けられるチャネル領域１８の両側にＬＤＤ領域１５を介してＳＤ領域１７が設けられた状態となる。この際、ゲート電極１４の表面側には非晶質層２１が設けられていることから、上記チャネリング現象が防止されるため、チャネル領域１８にｎ型不純物層が設けられることが防止される。

続いて、図２（ｅ）に示すように、熱処理を行うことで、ＬＤＤ領域１５およびＳＤ領域１７のｎ型不純物イオンを活性化させる。この熱処理により、非晶質層２１（図２（ｄ）参照）をＰｏｌｙ−Ｓｉに変化させることで、ゲート電極１４全体がＰｏｌｙ−Ｓｉで構成された状態となる。なお、ここでは、ＬＤＤ領域１５およびＳＤ領域１７のｎ型不純物イオンを同一工程で活性化させることとしたが、図１（ｂ）を用いて説明したＬＤＤ領域１５の形成工程の後に熱処理を行って、ＬＤＤ領域１５のｎ型不純物イオンを活性化させてもよい。

次いで、図２（ｆ）に示すように、サイドウォール１６が設けられたゲート電極１４を覆う状態で、基板１１上に、例えばコバルト（Ｃｏ）からなる高融点金属膜（図示省略）を形成する。次いで、熱処理を行うことにより、ゲート電極１４の表面側および基板１１におけるＳＤ領域１７の表面側をシリサイド化して、シリサイド層１９を形成する。その後、未反応の高融点金属膜を除去する。これにより、ゲート電極１４およびＳＤ領域１７の表面側にシリサイド層１９が設けられたＮＭＯＳトランジスタが形成される。

なお、ここでは、ゲート電極１４およびＳＤ領域１７の表面側にシリサイド層１９を形成する例について説明したが、シリサイド層１９は形成しなくてもよい。ただし、シリサイド層１９を形成した方が、ゲート電極１４およびＳＤ領域１７の低抵抗化が可能であるため、好ましい。また、図２（ｅ）を用いて説明した不純物の活性化工程を行う前に、ゲート電極１４およびＳＤ領域１７の表面側にシリサイド層１９を形成してもよい。この場合には、不純物の活性化工程における熱処理を行っても、シリサイド層１９中での金属の凝集が生じ難い高融点金属を用いてシリサイド層１９を形成することとする。ただし、不純物の活性化工程の後にシリサイド層１９を形成した方が、上記活性化工程の熱処理によるシリサイド層１９中の金属の凝集が防止されるため、好ましい。

このような半導体装置の製造方法によれば、ゲート電極１４の表面側に設けられた非晶質層２１により、ｎ型不純物イオンを注入してＳＤ領域１７を形成する工程において、Ｐｏｌｙ−Ｓｉの結晶粒界を通ってｎ型不純物イオンがゲート電極１４を突き抜けるチャネリング現象が防止される。

そして、熱処理を行うことで非晶質層２１をＰｏｌｙ−Ｓｉに変化させることから、背景技術で説明したように、ゲート電極１４の表面側に窒素を導入して非晶質層を形成する場合と比較して、ゲート電極１４の表面側に絶縁体である窒化シリコン層が設けられることによるゲート電極１４の高抵抗化が防止される。また、ゲート電極１４の表面側にシリサイド層１９を形成することから、ゲート電極１４が低抵抗化される。したがって、応答性に優れた半導体装置を製造することができる。

また、ゲート電極１４の表面側に非晶質層２１を形成する工程以外は、一般的なＰｏｌｙ−Ｓｉのゲート電極１４を有する半導体装置と同様に行うことができるため、設計事項の大幅な変更が必要なく、生産性にも優れている。

さらに、チャネリング現象が防止されるため、チャネル領域１８にｎ型不純物層が設けられることによるチップ間の閾値電圧のばらつきが防止されることから、チップ間のトランジスタの特性を揃えることが可能となる。これにより、チップ間の閾値電圧のばらつきにより性能が悪化するアナログ回路にも好適に適用可能な半導体装置を得ることができる。また、トランジスタの短チャネル効果が防止されるため、オフリーク電流の増大が抑制されることから、半導体装置の歩留まりを向上させることができる。

なお、本実施形態では、図１（ｃ）を用いて説明したように、サイドウォール１６が設けられたゲート電極１４の表面を露出する状態でレジストマスクＲを形成し、ゲート電極１４の表面側にＳｉを注入する例について説明した。しかし、本発明はこれに限定されず、図１（ａ）を用いて説明したゲート電極１４を形成する工程の後に、ゲート電極１４を覆う状態で、基板１１上にレジストを塗布し、ゲート電極１４の表面を露出させる状態のレジストマスクＲを形成した後、ゲート電極１４の表面側にＳｉを注入してもよい。この場合には、ＬＤＤ領域１５を形成する際にｎ型不純物イオンを注入する場合にもゲート電極１４の表面側に非晶質層２１が形成された状態となるため、より確実にｎ型不純物イオンのチャネリングが防止される。ただし、サイドウォール１６となる絶縁膜を形成する際に、７００℃程度の熱がかかり、非晶質層２１が部分的にＰｏｌｙ−Ｓｉ化するため、サイドウォール１６を形成した後にＳｉの注入工程を行う方が好ましい。

また、上記実施形態では、ＮＭＯＳトランジスタの製造方法を例にとり説明したが、本発明はこれに限定されることなく、ＰＭＯＳトランジスタを製造する場合であっても、同様に適用可能である。

本発明の半導体装置の製造方法に係る実施の形態を説明するための製造工程断面図（その１）である。 本発明の半導体装置の製造方法に係る実施の形態を説明するための製造工程断面図（その２）である。 従来の半導体装置の製造方法を説明するための製造工程断面図である。 従来の半導体装置の製造方法を説明するための断面図（ａ）、平面図（ｂ）電流−電圧特性のグラフ（ｃ）である。

符号の説明

１１…基板、１４…ゲート電極、１５…ＬＤＤ領域、１６…サイドウォール、１７…ＳＤ領域、１９…シリサイド層、２１…非晶質層、Ｒ…レジストマスク

Claims (3)

1. 基板上に、ポリシリコンからなるゲート電極を形成する第１工程と、
   前記ゲート電極の表面を露出させる状態で、前記基板上にマスクを形成する第２工程と、
   イオン注入法により、前記マスクから露出した前記ゲート電極の表面側にシリコンを注入することで、前記ゲート電極の表面側に選択的に非晶質層を形成する第３工程と、
   前記マスクを除去した後、前記ゲート電極の両側の基板の表面側に不純物イオンを注入して、ソース・ドレイン領域を形成する第４工程と、
   熱処理を行うことで、前記ソース・ドレイン領域の前記不純物イオンを活性化させるとともに、前記非晶質層をポリシリコンに変化させる第５工程とを有する
   ことを特徴とする半導体装置の製造方法。
2. 前記第１工程と前記第２工程との間に、
   前記ゲート電極の両側の前記基板の表面側にＬＤＤ領域を形成した後、前記ゲート電極の両側にサイドウォールを形成する工程を行い、
   前記第２工程では、前記サイドウォールが形成された前記ゲート電極の表面を露出させる状態で、前記基板上に前記マスクを形成し、
   前記第４工程では、前記マスクを除去した後、前記サイドウォールが形成された前記ゲート電極の両側の基板の表面側に不純物イオンを注入して、前記ソース・ドレイン領域を形成する
   ことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第４工程の後に、
   前記ゲート電極の表面側をシリサイド化する工程を有する
   ことを特徴とする請求項１記載の半導体装置の製造方法。
   

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