KR101055708B1 - Ｃｍｏｓ 기술에서 듀얼 살리사이드를 형성하는 방법 - Google Patents

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Abstract

본 발명은 상보형 금속 산화물 반도체(CMOS) 소자를 제조하는 방법에 관한 것으로, 이 방법은 제1 유형의 반도체 소자(130)의 수용을 위해 반도체 기판(102)에 제1 웰 영역(103)을 형성하는 단계; 제2 유형의 반도체 소자(140)의 수용을 위해 반도체 기판(102)에 제2 웰 영역(104)을 형성하는 단계; 제1 유형의 반도체 소자(130)를 마스크(114)로 차폐하는 단계; 제2 유형의 반도체 소자(140) 위에 제1 금속층(118)을 증착하는 단계; 제2 유형의 반도체 소자(140) 상에 제1 살리사이드를 형성하는 것을 수행하는 단계; 마스크(114)를 제거하는 단계; 제1 및 제2 유형의 반도체 소자(130, 140) 위에 제2 금속층(123)을 증착하는 단계; 및 제1 유형의 반도체 소자(130) 상에 제2 살리사이드를 형성하는 것을 수행하는 단계를 포함하는 것이다. 이 제조 방법은 단지 하나의 패턴 레벨을 필요로 하여 패턴 오버레이를 배제시키므로, 서로 다른 소자 위에 서로 다른 실리사이드 재료를 형성하는 공정을 단순화시킨다.

Description

ＣＭＯＳ 기술에서 듀얼 살리사이드를 형성하는 방법{METHOD FOR FORMING SELF-ALIGNED DUAL SALICIDE IN CMOS TECHNOLOGIES}
관련 출원의 교차 참조
이 출원은 이 출원과 동시에 출원되었으며 그 전체 내용이 본원에 참조로 인용되어 있는, "CMOS 소자에 자기-정렬된 완전 실리사이드 게이트를 형성하는 방법"이라는 명칭의 공동 계류중인 미국 특허 출원(문서 번호 FIS920040183US1)과 관련이 있다.
발명의 분야
본 발명의 실시예는 상보형 금속 산화물 반도체(CMOS) 소자 제조에 관한 것이고, 구체적으로 소자의 성능을 개선하기 위해 CMOS 기술에서 듀얼 자기-정렬 실리사이드를 형성하는 방법에 관한 것이다. 본 발명은 반도체 제조 분야에서 유용성을 갖는다.
자기-정렬 실리사이드(Self-ALIgned siliCIDE)를 의미하는 살리사이드(salicide)란 용어는, 자기-정렬 방법에 의해 형성되는 실리사이드를 지칭한다. 살리사이드는 대개 (Ti, Co, Ni 등과 같은) 금속층을 실리콘층 위에 증착한 후, 반도체 구조를 어닐링하는 것에 의해 형성된다. 상기 금속이 노출된 실리콘 또는 폴 리실리콘과 접촉하는 곳에서, 실리사이드가 형성된다. 그 후, 미반응 금속을 선택적으로 에칭하여 제거하여, 하부의 도전성 게이트(대개 폴리실리콘) 및 소스/드레인 구조에 대하여 자동적으로 정렬된 실리사이드를 남겨 놓는다. "실리사이드" 및 "살리사이드"란 용어는 본원에서 호환 사용된다. 살리사이드 공정은 대개 MOS(금속 산화물 반도체) 및 CMOS 공정에서 접촉저항 및 면저항을 줄이기 위해 수행된다.
도 1은 CMOS 소자(51)의 각 측[NFET(N형 전계 효과 트랜지스터)(80) 및 PFET(P형 전계 효과 트랜지스터(70) 측]에 동일한 실리사이드를 갖는 통상의 CMOS 소자(51)를 예시한다. CMOS 소자(51)는 N 웰[N형 레트로그레이드 웰(retrograde well)]과 P 웰(P형 레트로그레이드 웰) 영역(53, 54)이 각각 내부에 형성된 기판(52)으로 구성된다. 얕은 트렌치 격리 영역(55)이 또한 CMOS 소자(51)에 포함된다. CMOS 소자(51)의 NFET부(80)는 실리사이드층(60)에 의해 캡핑된 NFET 게이트(58)를 포함한다. 또한, 절연성 측벽 스페이서(59)가 NFET 게이트(58) 주변에 구성된다. NFET 게이트 유전체(57)가 NFET 게이트(58) 아래에 위치 설정된다. 또한, NFET 소스/드레인 실리사이드 접점(56)을 포함한 NFET 소스/드레인 임플란트 영역(68)도 NFET 게이트(58)의 양측에서 P 웰 영역(54)에 형성된다. 마찬가지로, CMOS 소자(51)의 PFET부(70)는 실리사이드층(67)에 의해 캡핑된 PFET 게이트(63)를 포함한다. 또한, 절연성 측벽 스페이서(61)가 PFET 게이트(63) 주변에 구성된다. PFET 게이트 유전체(62)가 PFET 게이트(63) 아래에 위치 설정된다. 또한, PFET 소스/드레인 실리사이드 접점(66)을 포함한 PFET 소스/드레인 임플란트 영역(69)도 PFET 게이트(63)의 양측에서 N 웰 영역(53)에 형성된다. 도 1에 균일한 빗금선으 로 표시되어 있는 바와 같이, NFET 소스/드레인 실리사이드(56), NFET 게이트 실리사이드층(60), PFET 소스/드레인 실리사이드(66) 및 PFET 게이트 실리사이드층(67)은 모두 동일한 실리사이드 재료를 포함한다.
그러나, 이 기법의 단점 중 하나는, 듀얼 살리사이드 기법에 비해 소자 성능이 최적화되지 못하였다는 것이다. 실제로, CMOS 소자에 있어서 NFET 및 PFET 영역의 성능은, NFET 영역 및 PFET 영역 각각에 (소스/드레인 및 게이트 영역에 대하여) 서로 다른 종류의 실리사이드를 도포하는 것(듀얼 살리사이드 공정)에 의해 최적화될 수 있다.
도 2 내지 도 4는 통상의 듀얼 살리사이드 CMOS 소자(1)[즉, 2가지 서로 다른 실리사이드 재료로 형성된 CMOS 소자(1)]를 형성하기 위한 반복적인 단계를 예시한다. 일반적으로, 도 2에 도시된 바와 같이, 듀얼 살리사이드 공정은 전체 소자(1) 위에 제1 실리사이드 차단막(14)(예컨대, 산화물 혹은 질화물막 등)을 증착하는 것을 포함한다. 그 후, 소자(1)의 NFET 영역(40) 위에서 차단막(14)의 일부분을 제거하기 위해, 제1 리소그래피 패터닝 및 에칭 공정이 수행된다. NFET 영역(40)은 기판(2)에 형성된 P 웰(4)로 구성되고, NFET 소스/드레인 임플란트 영역(18)은 P 웰(4)에 형성되며, NFET 게이트 유전체(7)가 P 웰(4) 위에 형성되고, NFET 게이트(8)가 게이트 유전체(7) 위에 형성된다. 또한, 한 쌍의 절연성 측벽(9)이 NFET 게이트(8) 주변에 형성된다. 또한, 얕은 트렌치 격리 영역(5)이 CMOS 소자(1)에 포함된다. 차단막(14)의 나머지 부분은 CMOS 소자(1)의 PFET 영역(30)을 보호한다. PFET 영역(30)은 NFET 영역(40)과 유사하게 구성되는데, PFET 영역(30)은 기판(2)에 형성된 N 웰(3)로 구성되고, PFET 소스/드레인 임플란트 영역(19)은 N 웰(3)에 형성되며, PFET 게이트 유전체(12)가 N 웰(3) 위에 형성되고, PFET 게이트(13)가 PFET 게이트 유전체(12) 위에 형성된다. 또한, 한 쌍의 절연성 측벽(11)이 PFET 게이트(13) 주변에 형성된다. NFET 게이트(8) 위에 실리사이드층(10)을 형성할 뿐만 아니라 NFET 소스/드레인 실리사이드 접점(6)을 형성하기 위해, NFET 영역(40) 상에서 살리사이드 공정이 수행된다.
이어서, 도 3에 도시된 바와 같이, 제1 차단막(14)을 CMOS 소자(1)로부터 제거하고, 제2 실리사이드 차단막(예컨대, 산화물 혹은 질화물막 등)(15)을 전체 CMOS 소자(1) 위에 증착한다. 그 후, CMOS 소자(1)의 PFET 영역(30) 위에서 제2 차단막(15)의 일부분을 제거하기 위해, 제2 리소그래피 패터닝 및 에칭 공정이 수행된다. 그 후에, PFET 게이트(13) 위에 실리사이드층(17)을 형성할 뿐만 아니라 PFET 소스/드레인 실리사이드 접점(16)을 형성하기 위해, PFET 영역(30) 상에서 살리사이드 공정이 수행된다. 도 4에 도시된 바와 같이, CMOS 소자(1)의 NFET부(40) 상에 있는 실리사이드는 CMOS 소자(1)의 PFET부(30) 상에 있는 실리사이드와 다르다.
그러나, 도 2 내지 도 4에 제시된 것과 같은 2개의 리소그래피 레벨을 갖는 통상의 듀얼 살리사이드 공정이 갖는 문제점들 중 하나는 도 5에 도시된 바와 같이 2개의 리소그래피 레벨간의 처리 동안에 부정합(misalignment)이 발생한다는 것이다[점선으로 표시한 원은 부정합이 발생하는 CMOS 소자(1)의 영역을 표시]. NFET 영역(40)과 PFET 영역(30) 사이의 이러한 부정합은 CMOS 소자(1)에서 언더레 이(underlay)를 발생하게 하고[도 5에서는 SRAM(동기식 랜덤 액세스 메모리) 셀 레이아웃으로서 도시됨], 이는 소자 및/또는 회로 영역에서 높은 면저항 또는 개방 회로를 야기하여 소자/회로 성능을 약화시킬 수 있다. 따라서, 이러한 부정합 문제를 극복하는 신규의 듀얼 살리사이드 공정에 대한 요구가 남아있다.
전술한 내용에 비추어, 본 발명의 실시예는 CMOS 소자를 제조하는 방법을 제공하는데, 이 방법은 제1 유형의 반도체 소자의 수용을 위해 반도체 기판에 제1 웰 영역을 형성하는 단계; 제2 유형의 반도체 소자의 수용을 위해 반도체 기판에 제2 웰 영역을 형성하는 단계; 제1 유형의 반도체 소자를 마스크로 차폐하는 단계; 제2 유형의 반도체 소자 위에 제1 금속층을 증착하는 단계; 제2 유형의 반도체 소자 상에 제1 살리사이드를 형성하는 것을 수행하는 단계; 마스크를 제거하는 단계; 제1 및 제2 유형의 반도체 소자 위에 제2 금속층을 증착하는 단계; 및 제1 유형의 반도체 소자 상에 제2 살리사이드를 형성하는 것을 수행하는 단계를 포함한다. 이 방법은 제2 유형의 반도체 소자로부터 제2 금속층을 제거하는 단계를 더 포함한다. 제1 실시예에서, 제1 웰 영역은 NFET 웰 영역으로서 구성되고, 제2 웰 영역은 PFET 웰 영역으로서 구성된다. 제2 실시예에서, 제1 웰 영역은 PFET 웰 영역으로서 구성되고, 제2 웰 영역은 NFET 웰 영역으로서 구성된다.
또한, 제1 금속층은 제2 금속층과 다른 재료로 형성된다. 또한, 제1 유형의 반도체 소자는, 제1 웰 영역 위에 절연체 층을 구성하고; 절연체 층 위에 게이트 영역을 구성하며; 게이트 영역의 양측에 절연성 스페이서를 형성하고; 제1 웰 영역에 소스/드레인 영역을 임플란트함으로써 형성된다. 또한, 제2 유형의 반도체 소자는, 제2 웰 영역 위에 절연체 층을 구성하고; 절연체 층 위에 게이트 영역을 구성하며; 게이트 영역의 양측에 절연성 스페이서를 형성하고; 제2 웰 영역에 소스/드레인 영역을 임플란트함으로써 형성된다. 이 방법은 제1 금속층과 제2 금속층 각각의 위에 덮개층을 형성하는 것을 더 포함하는데, 덮개층은 TiN, Ti 및 TaN 중 임의의 것을 포함하고, 제1 금속층과 제2 금속층은 Ti, Co, Ni, Pt, Re, W, Pd, Ta, Nb 및 이들의 합금 중 임의의 것을 포함한다.
본 발명의 다른 양태는 반도체 기판에 집적 회로를 형성하는 방법을 제공하는데, 이 방법은 제1 유형의 반도체 소자 및 제2 유형의 반도체 소자 각각을 반도체 기판 상에 형성하는 단계; 제2 유형의 반도체 소자 위에 제1 금속층을 증착하는 단계; 제2 유형의 반도체 소자 상에서만 제1 살리사이드 형성을 수행하는 단계; 제1 유형의 반도체 소자 및 제2 유형의 반도체 소자 모두의 위에 제2 금속층을 증착하는 단계; 및 제1 유형의 반도체 소자 상에서만 제2 살리사이드 형성을 수행하는 단계를 포함한다. 이 방법은 제1 금속층의 증착 이전에 제1 유형의 반도체 소자를 마스크로 차폐하는 단계와, 제1 살리사이드 형성의 수행 이후에 마스크를 제거하는 단계를 더 포함한다. 또한, 이 방법은 제2 유형의 반도체 소자로부터 제2 금속층을 제거하는 단계를 더 포함한다. 또한, 제1 금속층은 제2 금속층과 다른 재료로 형성된다. 또한, 제1 유형의 반도체 소자는 제1 웰 영역 위에 절연체 층을 구성하고; 절연체 층 위에 게이트 영역을 구성하며; 게이트 영역의 양측에 절연성 스페이서를 형성하고; 제1 웰 영역에 소스/드레인 영역을 임플란트함으로써 형성된다.
또한, 제1 실시예에 따르면, 제1 웰 영역은 NFET 웰 영역과 PFET 웰 영역 중 임의의 것으로서 구성된다. 제2 유형의 반도체 소자는 제2 웰 영역 위에 절연체 층을 구성하고; 절연체 층 위에 게이트 영역을 구성하며; 게이트 영역의 양측에 절연성 스페이서를 형성하고; 제2 웰 영역에 소스/드레인 영역을 임플란트함으로써 형성된다. 제2 실시예에 따르면, 제2 웰 영역은 NFET 웰 영역과 PFET 웰 영역 중 임의의 것으로서 구성된다. 이 방법은 제1 금속층과 제2 금속층 각각의 위에 덮개층을 형성하는 것을 더 포함하는데, 덮개층은 TiN, Ti 및 TaN 중 임의의 것을 포함하고, 제1 금속층과 제2 금속층은 Ti, Co, Ni, Pt, Re, W, Pd, Ta, Nb 및 이들의 합금 중 임의의 것을 포함한다.
본 발명의 다른 실시예는 반도체 기판 위에 금속 실리사이드층을 형성하는 방법을 제공하는데, 이 방법은 제1 유형의 반도체 소자의 수용을 위해 반도체 기판에 제1 웰 영역을 형성하는 단계; 제2 유형의 반도체 소자의 수용을 위해 반도체 기판에 제2 웰 영역을 형성하는 단계; 제2 유형의 반도체 소자 위에 제1 금속층을 선택적으로 형성하는 단계; 제1 금속층 위에 덮개층을 증착하는 단계; 덮개층과 제1 유형의 반도체 소자 위에 제2 금속층을 증착하는 단계; 및 제1 유형의 반도체 소자와 제2 유형의 반도체 소자 상에 살리사이드를 형성하는 것을 수행하는 단계를 포함하는데, 제1 및 제2 유형의 반도체 소자 상에 살리사이드를 형성하는 것을 수행하는 단계는 제1 및 제2 금속층을 어닐링하고; 덮개층을 제거하며; 미반응 금속을 제1 및 제2 유형의 반도체 소자로부터 제거함으로써 달성된다. 제1 실시예에서, 제1 웰 영역은 NFET 웰 영역으로서 구성되고, 제2 웰 영역은 PFET 웰 영역으로서 구성된다. 제2 실시예에서, 제1 웰 영역은 PFET 웰 영역으로서 구성되고, 제2 웰 영역은 NFET 웰 영역으로서 구성된다. 또한, 제1 금속층은 제2 금속층과 다른 재료로 형성된다.
또한, 제1 유형의 반도체 소자는, 제1 웰 영역 위에 절연체 층을 구성하고; 절연체 층 위에 게이트 영역을 구성하며; 게이트 영역의 양측에 절연성 스페이서를 형성하고; 제1 웰 영역에 소스/드레인 영역을 임플란트함으로써 형성된다. 또한, 제2 유형의 반도체 소자는, 제2 웰 영역 위에 절연체 층을 구성하고; 절연체 층 위에 게이트 영역을 구성하며; 게이트 영역의 양측에 절연성 스페이서를 형성하고; 제2 웰 영역에 소스/드레인 영역을 임플란트함으로써 형성된다. 이 방법은 살리사이드 형성을 수행하는 공정 이전에 제2 금속층 위에 제2 덮개층을 형성하는 것을 더 포함하는데, 덮개층과 제2 덮개층은 TiN, Ti 및 TaN 중 임의의 것을 포함하고, 제1 금속층과 제2 금속층은 Ti, Co, Ni, Pt, Re, W, Pd, Ta, Nb 및 이들의 합금 중 임의의 것을 포함한다.
일반적으로, 본 발명의 실시예는 단지 하나의 리소그래피 레벨을 가진 CMOS 소자의 NFET 및 PFET 영역에 대한 소스/드레인 및 게이트 영역에서 NiSi, CoSi2, TiSi2, WSi2, PdSi, PtSi, TaSi2, ReSi 등 및 이들의 합금과 같은 듀얼 살리사이드를 형성(즉, 서로 다른 살리사이드 형성)하는 이중 자기-정렬 기술을 제공한다. 이와 같이, 본 발명의 실시예는 필요로 하는 리소그래피 레벨을 감소시키고, 듀얼 살리사이드 형성 공정을 크게 단순화시키며, 일부 종래 기술과 관련된 부정합 문제를 배제시킨다. 또한, 본 발명의 실시예는 NFET 게이트 영역에 하나의 살리사이드를 형성하고 PFET 게이트 영역에 다른 살리사이드를 형성함으로써 CMOS 소자의 성능을 최적화할 수 있다.
본 발명의 실시예의 상기 및 다른 양태는 이하의 설명과 첨부 도면을 참조하여 고려하면 더 잘 인식되고 이해될 것이다. 그러나, 이하의 설명은 본 발명의 바람직한 실시예 및 다수의 특정 세부사항들을 나타내고 있지만, 단지 예를 보여주는 것일 뿐 제한하는 것이 아님은 물론이다. 본 발명의 실시예의 범위 내에서 본 발명의 정신으로부터 벗어나지 않는 많은 변화 및 수정이 실시될 수 있으며, 본 발명의 실시예는 이러한 모든 변형을 포함한다.
본 발명의 실시예는 첨부 도면을 참조로 하여 이하의 상세한 설명을 읽음으로써 더 잘 이해될 것이다.
도 1은 종래의 살리사이드 CMOS 소자로서 이 소자의 각각의 측에 동일한 실리사이드를 구비하는 CMOS 소자의 개략도.
도 2 내지 도 4는 종래의 듀얼 살리사이드 CMOS 소자를 제조하는 반복적 단계를 예시하는 개략도.
도 5는 CMOS 소자로 이루어진 종래의 SRAM 셀 레이아웃을 예시하는 개략도.
도 6 내지 도 9는 본 발명의 제1 실시예에 따른 듀얼 살리사이드 CMOS 소자를 제조하는 반복적인 단계를 예시하는 개략도.
도 10 내지 도 13은 본 발명의 제2 실시예에 따른 듀얼 살리사이드 CMOS 소 자를 제조하는 반복적인 단계를 예시하는 개략도.
도 14a 내지 도 14f는 본 발명의 실시예에 따른 자기-정렬 듀얼 살리사이드 CMOS 소자를 제조하는 반복적 단계를 예시하는 개략도.
도 15는 본 발명의 실시예에 따른 실리사이드 면저항을 예시하는 도표.
도 16은 도 14f에 도시된 바와 같은 자기-정렬 듀얼 살리사이드 구조의 상대 농도 백분율 대 스퍼터 시간을 예시하는 도표.
도 17은 본 발명의 제1 실시예에 따른 바람직한 방법을 예시하는 흐름도.
도 18은 본 발명의 제2 실시예에 따른 바람직한 방법을 예시하는 흐름도.
본 발명의 실시예 및 이 실시예의 여러 특징과 유익한 세부사항을, 첨부 도면에 예시되고 이하의 설명에서 상세히 기술되는 비제한적 실시예를 참조하여 보다 완전하게 설명한다. 도면에 예시된 구성이 정확한 축척 비율로 도시되어 있지는 않음을 유의하라. 잘 알려져 있는 구성 요소 및 처리 기술의 설명은 발명의 실시예를 불필요하게 모호하게 하지 않기 위해서 생략된다. 본원에 사용되는 예는 단지 본 발명의 실시예를 실행할 수 있는 방식에 대한 이해를 용이하게 하고, 나아가 당업자가 본 발명의 실시예를 실시할 수 있게 하도록 의도된 것이다. 따라서, 이들 예는 발명의 실시예의 범위를 제한하는 것으로 해석되어서는 안 된다.
전술한 바와 같이, 종래의 듀얼 살리사이드 공정에서 전형적인 부정합 문제를 극복하는 새로운 듀얼 살리사이드 공정에 대한 요구가 남아있다. 본 발명의 실시예는 서로 다른 소자에 대해 서로 다른 실리사이드 재료를 형성하는 간단한 제조 방법을 제공함으로써 상기 요구를 충족시키는데, 이 제조 방법은 단지 하나의 패턴 레벨을 필요로 하여 패턴 오버레이를 배제시킨다. 이제 도면, 보다 구체적으로는 본 발명의 바람직한 실시예가 도시된 도 6 내지 도 18을 참조하는데, 이들 도면에서 유사한 도면 부호는 일관되게 대응 요소들을 나타낸다.
도 6 내지 도 9는 본 발명의 제1 실시예에 따른 듀얼 살리사이드 CMOS 소자(101)를 제조하는 반복적인 단계를 예시한다. 도 6에 예시된 바와 같이, 본 발명의 제1 실시예에 따른 듀얼 살리사이드 형성 공정은 전체 소자(101) 위에 제1 실리사이드 차단막(예컨대, 산화물, 질화물 또는 TiN 막)(114)을 증착시키는 단계를 수반한다. 그 후, 제1(그리고 유일한) 리소그래픽 패터닝 및 에칭 공정을 수행하여 상기 소자(101)의 NFET 영역(140) 위에 있는 차단막(114)의 일부를 제거한다. NFET 영역(140)은 기판(102) 내에 형성된 P 웰(104)을 포함하고, NFET 소스/드레인 임플란트 영역(128)이 P 웰(104) 내에 형성되며, NFET 게이트 유전체(107)가 P 웰(104) 위에 형성되고, NFET 게이트(108)가 게이트 유전체(107) 위에 형성된다. 또한, 한 쌍의 절연성 측벽(109)이 NFET 게이트(108) 주변에 형성된다. 추가적으로, 얕은 트렌치 격리 영역(105)도 CMOS 소자(101)에 포함되어 CMOS 소자(101) 내의 각종 소자들 간에 전기적 절연을 제공한다. 그 후, 제1 금속층(118)을 소자(101) 위에 증착한다. 선택적으로, 덮개층(도시 생략)을 제1 금속층(118) 위에 형성함으로써, 뒤이은 어닐링 공정 동안에 실리사이드의 산화를 방지할 수 있다. 또한, 당업자라면 상기 선택적인 덮개층을 제1 금속층(118) 위에 결합시키는 방법을 쉽게 알 것이다.
일 실시예에서, 기판(102)은 단결정 실리콘층을 포함한다. 별법으로서, 기판(102)은 실리콘(Si), 게르마늄(Ge), 인화갈륨(GaP), 비소화인듐(InAs), 인화인듐(InP), 실리콘 게르마늄(SiGe), 비소화갈륨(GaAs), 또는 그 밖의 반도체를 비롯한 임의의 적당한 반도체 재료를 포함할 수도 있지만 이들에 제한되지는 않는다. 차단막(114)의 나머지 부분은 상기 소자(101)의 PFET 영역(130)을 보호한다. PFET 영역(130)은 NFET 영역(140)과 유사하게 구성되며, PFET 영역(130)은 기판(102) 내에 형성된 N 웰(103)을 포함하는데, PFET 소스/드레인 임플란트 영역(129)이 N 웰(103) 내에 형성되며, PFET 게이트 유전체(112)가 N 웰(103) 위에 형성되고, PFET 게이트(113)가 PFET 게이트 유전체(112) 위에 형성된다. 또한, 한 쌍의 절연성 측벽(111)이 PFET 게이트(113) 주변에 형성된다. 또한, 레트로그레이드 웰 영역[P 웰(104)과 N 웰(103)]이 고에너지 이온 임플란트 및 어닐링과 같은 임의의 공지된 기술을 이용하여 형성될 수 있다. 도 7에 도시된 바와 같이 NFET 게이트(108) 위에 실리사이드층(110)을 형성할 뿐만 아니라 NFET 소스/드레인 실리사이드 접점(106)을 형성하기 위해, 살리사이드 공정을 NFET 영역(140) 위에서 수행한다.
다음에, 도 8에 도시된 바와 같이, 실리사이드 차단막(114)을 소자(101)로부터 제거하고, 제2 금속층(123)을 전체 소자(101) 위에[NFET 영역(140) 및 PFET 영역(130) 모두의 위에] 증착한다. 선택적으로, 덮개층(도시 생략)을 제2 금속층(123) 위에 형성함으로써, 뒤이은 어닐링 공정 동안에 실리사이드의 산화를 방지할 수 있다. 또한, 당업자라면 상기 선택적인 덮개층을 제2 금속층(123) 위에 결 합시키는 방법을 쉽게 알 것이다. 이후에, 도 9에 도시된 바와 같이, 어닐링 공정을 실시한 후, 최종 실리사이드층(117)을 PFET 게이트(113) 위에 형성할 뿐만 아니라 PFET 게이트(113)의 양측에 소스/드레인 실리사이드 접점(116)을 형성한다. 도 9에 도시된 바와 같이, 소자(101)의 NFET부(140) 상에 있는 실리사이드는 소자(101)의 PFET부(130) 상에 있는 실리사이드와 다르다. 또한, 본 발명의 제1 실시예에 의해 제공되는 듀얼 살리사이드 공정은, 실리사이드 차단막(114) 상에 수행되어야 하는 단 하나의 리소그래피 패터닝 및 리소그래피 공정에 의해 수행된다. 이와 같이, 종래의 기법과는 달리 제2 차단막이 불필요하므로, 제2 패터닝 고정이 필요하지 않다. 또한, 단 하나의 패터닝 공정만이 필요하므로, 부정합 문제가 없고, 이로써 종래의 소자에서 종종 발견되던 전술한 부정합 문제가 극복된다.
상기 설명 및 첨부 도면에서는 NFET 영역(140)이 살리사이드 공정을 먼저 받는 것으로 나타나있지만, 본 발명의 실시예는 이러한 순서에 제한되지는 않는다. 오히려, PFET 영역(130)이 동일하게 그리고 최적으로 살리사이드 공정을 먼저 받을 수 있고, 본 발명의 실시예는 임의의 특정 순서에 제한되지는 않는다. 실제로, 소자(101)에 있어서 더 높은 열 예산(thermal budget)을 필요로 하는 측[NFET 측(140) 또는 PFET 측(130)]에 살리사이드를 먼저 형성하는 것이 바람직하다. 이런 방식으로, 제2 살리사이드의 형성 동안에 제1 살리사이드에서의 충격을 최소화할 수 있다. 본 발명의 실시예에서, 열 예산은 급속 열처리(RTP)를 이용하면 낮아질 수 있다.
도 10 내지 도 13은 본 발명의 제2 실시예에 따른 듀얼 살리사이드 CMOS 소 자(201)를 제조하는 반복적인 단계를 예시하는데, 이 실시예는 (소자의 양측에 있는) 2가지 실리사이드가 모두 공통의 규화 온도창을 갖는 경우에 사용하는 것이 유익하다. 도 10에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 듀얼 살리사이드 공정은 전체 소자(201) 위에 제1 금속층(221)을 증착하는 것을 수반한다. 그 후, 제1 금속층(221) 위에 TiN 등과 같은 덮개층(22)을 증착한다. 도 10에 도시된 CMOS 소자(201)는 일반적으로 NFET 영역(240) 및 PFET 영역(230)을 포함하는데, 구체적으로 NFET 영역(240)은 기판(202) 내에 형성된 P 웰(204)을 포함하며, NFET 소스/드레인 임플란트 영역(228)이 P 웰(204) 내에 형성되고, NFET 게이트 유전체(207)가 P 웰(204) 위에 형성되며, NFET 게이트(208)가 NFET 게이트 유전체(207) 위에 형성된다. 이와 유사하게, PFET 영역(230)은 기판(202) 내에 형성된 N 웰(203)을 포함하며, PFET 소스/드레인 임플란트 영역(229)이 N 웰(203) 내에 형성되고, PFET 게이트 유전체(212)가 N 웰(203) 위에 형성되며, PFET 게이트(213)가 PFET 게이트 유전체(212) 위에 형성된다. 또한, 한 쌍의 절연성 측벽(211)이 PFET 게이트(213) 주변에 형성되고, 한 쌍의 절연성 측벽(209)이 NFET 게이트(208) 주변에 형성된다. 추가적으로, 얕은 트렌치 격리 영역(205)이 CMOS 소자(201)에 또한 포함되어 CMOS 소자(201) 내의 각종 소자들 간에 전기적 절연을 제공한다.
그 후, 도 11에 도시된 바와 같이, 제1(그리고 유일한) 리소그래피 패터닝 및 에칭 공정(바람직하게는 이방성 건식 에칭 공정)을 수행하여 소자(201)의 PFET 영역(230) 위에서 덮개층(222)과 금속층(221)의 일부분을 제거한다. 이어서, 도 12에 도시된 바와 같이, 제2 금속층(223)을 전체 소자(201) 위에 증착한다. 추가 덮개층(도시 생략)을 제2 금속층(223) 위에 증착할 수 있다. 추가 덮개층(도시 생략)은 어닐링을 수반하는 공정의 다음 단계 동안에 실리사이드의 산화를 방지할 수 있다. 또한, 당업자라면 상기 선택적인 덮개층을 제2 금속층(223) 위에 결합시키는 방법을 쉽게 알 것이다.
이어서, 도 13에 예시된 바와 같이, 2가지 실리사이드[즉, NFET 영역(240)의 실리사이드와 PFET 영역(230)의 실리사이드] 모두에 어닐링을 수행하면, 그 결과 NFET 게이트(208) 위에 실리사이드층(210)이 형성되고, PFET 게이트(213) 위에 실리사이드층(217)이 형성될 뿐만 아니라, NFET 게이트(208)의 양측에 소스/드레인 실리사이드 접점(206)이 형성되고, PFET 게이트(213)의 양측에 소스/드레인 실리사이드 접점(216)이 형성된다. 도 13에 도시된 바와 같이, 소자(201)의 NFET부(240) 상의 실리사이드는 소자(201)의 PFET부(230) 상의 실리사이드와 다르다. 이후에, 미반응 덮개층(222)(또는 제2 선택적인 덮개층도 또한 증착되는 경우에는 덮개층들)과 금속을 에칭 공정에서 벗겨내어, 도 13에 도시된 듀얼 살리사이드 CMOS 소자(201)를 형성한다. 추가적으로 실리사이드 재료로는 NiSi, CoSi2, TiSi2, WSi2, PdSi, PtSi, TaSi2, ReSi 등 및 이들의 합금을 들 수 있다.
본 발명의 제1 실시예와 마찬가지로, 제2 실시예에 관한 전술한 설명과 첨부 도면은, PFET 영역(230)이 살리사이드 공정을 먼저 받는 것으로 나타나있지만, 본 발명의 실시예는 이러한 순서에 제한되지는 않는다. 또한, NFET 영역(240)이 동일하게 그리고 최적으로 살리사이드 공정을 먼저 받을 수 있고, 본 발명의 실시예는 임의의 특정 순서에 제한되지는 않는다.
도 14a 내지 도 14f는 본 발명의 실시예에 따라 자기-정렬 듀얼 살리사이드 CMOS 소자를 제조하는 반복적 단계를 예시한다. 예컨대, CoSi2 위의 NiSi의 경우에, 하기의 순서(도 14a 내지 도 14f에 도시된 것과 같은)가 실시될 수 있다. 공정은 Si 기재(301)로 시작되고(도 14a), 이어서 Si 기재(301) 위에 Co/TiN 층(302)이 증착된다(도 14b). 그 후, 도 14c 에 도시된 바와 같이, 제1 RTP를 수행하여 CoSi 층(303)을 형성한다. 다음에, TiN 및 미반응 Co가 벗겨지고 제2 RTP를 수행하여 CoSi2 층(304)을 형성한다(도 14d). 이후에, 도 14e에 도시된 바와 같이 Ni/TiN 층(305)이 CoSi2 층(304) 위에 증착된다. 다음에, 제3 RTP를 수행하여 NiSi 형성 조건을 모사(mimic)한다. 또한, TiN 층 및 미반응 Ni 층을 벗겨낸 후에 제1 실리사이드(이 경우에는 CoSi2)(304)의 상부에는 NiSi을 일부분 함유하는 매우 얇은 층(306)이 남겨질 수도 있다(도 14f).
도 15는 도 14a 내지 도 14f에 예시된 CoSi2 위의 NiSi 처리 공정에서 3개의 단계 동안의 실리사이드 면저항을 예시한다. 도 15에 도시된 바와 같이, 제1 단계(CoSi2 형성 후)로부터 제2 단계[CoSi2 형성 후 + 50A BHF(buffered hydrofluoric acid; 즉 BOE(buffered oxide etch) 클리닝)) 및 제3 단계(CoSi2 형성 후 + 50A BHF 클리닝 + NiSi 형성 어닐링)까지 면저항의 변화는 크지 않다. 실제로, 면저항은 3개의 단계에 걸쳐 약 8.1 내지 8.2 Ohms/sq.로 충분히 일정하게 유지된다. 면저항 의 변화가 크지 않다는 것은 제1 실리사이드(CoSi2) 위에 제2 실리사이드(NiSi)이 거의 형성되지 않는다는 것을 의미하기 때문에 유리하다. 이것은 도 16에 도시된 오제 전자 깊이 프로파일 분석(Auger electron depth profile analysis)에 의해 확인된다.
도 16은 도 14f에 도시된 최종 듀얼 살리사이드 구조로부터 각종 재료의 상대 농도(%)의 깊이 프로파일을 도시한 것이다. 이 도면은 Co 실리사이드에 약간의 Ni이 혼합된 최종 실리사이드의 상부에 얇은 층만이 있음을 보여준다. 도 16은 본 발명의 실시예에 의해 서로 다른 소자 영역에 서로 다른 실리사이드가 형성될 수 있음을 증명한다.
본 발명의 제1 실시예 및 제2 실시예에 대한 공정 흐름도가 도 17 및 도 18의 흐름도에 예시되어 있는데, 이들 흐름도는 도 6 내지 도 16에 제공되는 구성 요소와 관련된 설명을 포함하므로, 도 17은 본 발명의 제1 실시예에 따라 CMOS 소자(101)를 제조하는 방법을 나타내고, 이 방법은 제1 유형의 반도체 소자(130)의 수용을 위해 반도체 기판(102)에 제1 웰 영역(103)을 형성하는 단계(401); 제2 유형의 반도체 소자(140)의 수용을 위해 반도체 기판(102)에 제2 웰 영역(104)을 형성하는 단계(403); 제1 유형의 반도체 소자(130)를 마스크(114)로 차폐하는 단계(405); 제2 유형의 반도체 소자(140) 위에 제1 금속층(118)을 증착하는 단계(407); 제2 유형의 반도체 소자(140) 상에 제1 살리사이드를 형성하는 것을 수행하는 단계(409); 마스크(114)를 제거하는 단계(411); 제1 및 제2 유형의 반도체 소 자(130, 140) 위에 제2 금속층(123)을 증착하는 단계(413); 및 제1 유형의 반도체 소자(130) 상에 제2 살리사이드를 형성하는 것을 수행하는 단계(415)를 포함한다.
이 방법은 제2 유형의 반도체 소자(140)로부터 제2 금속층(123)을 제거하는 단계를 더 포함한다. 일 실시예에서, 제1 웰 영역(103)은 NFET 웰 영역으로서 구성되고, 제2 웰 영역(104)은 PFET 웰 영역으로서 구성된다. 다른 실시예에서, 제1 웰 영역(103)은 PFET 웰 영역으로서 구성되고, 제2 웰 영역(104)은 NFET 웰 영역으로서 구성된다. 게다가, 제1 금속층(118)은 제2 금속층(123)과 다른 재료로 형성된다. 또한, 제1 유형의 반도체 소자(130)는, 제1 웰 영역(103) 위에 절연체 층(112)을 구성하고; 절연체 층(112) 위에 게이트 영역(113)을 구성하며; 게이트 영역(113)의 양측에 절연성 스페이서(111)를 형성하고; 제1 웰 영역(103)에 소스/드레인 영역(129)을 임플란트함으로써 형성된다. 또한, 제2 유형의 반도체 소자(140)는, 제2 웰 영역(104) 위에 절연체 층(107)을 구성하고; 절연체 층(107) 위에 게이트 영역(108)을 구성하며; 게이트 영역(108)의 양측에 절연성 스페이서(109)를 형성하고; 제2 웰 영역(104)에 소스/드레인 영역(128)을 임플란트함으로써 형성된다. 이 방법은 제1 금속층(118)과 제2 금속층(123) 각각의 위에 덮개층(도시 생략)을 선택적으로 형성하는 것을 더 포함하는데, 이 덮개층(도시 생략)은 TiN, Ti 및 TaN 중 임의의 것을 포함하고, 제1 금속층(118)과 제2 금속층(123)은 Ti, Co, Ni, Pt, Re, W, Pd, Ta, Nb 및 이들의 합금 중 임의의 것을 포함한다.
도 18은 본 발명의 제2 실시예에 따른 공정 흐름을 예시하며, 이 공정 흐름은 반도체 기판(202) 위에 금속 실리사이드층을 형성하는 방법을 설명하는데, 이 방법은 제1 유형의 반도체 소자(230)의 수용을 위해 반도체 기판(202)에 제1 웰 영역(203)을 형성하는 단계(501); 제2 유형의 반도체 소자(240)의 수용을 위해 반도체 기판(202)에 제2 웰 영역(204)을 형성하는 단계(503); 제2 유형의 반도체 소자(240) 위에 제1 금속층(221)을 선택적으로 형성하는 단계(505); 제1 금속층(221) 위에 덮개층(222)을 증착하는 단계(507); 덮개층(222)과 제1 유형의 반도체 소자(230) 위에 제2 금속층(223)을 증착하는 단계(509); 및 제1 및 제2 유형의 반도체 소자(230, 240) 상에 살리사이드를 형성하는 것을 수행하는 단계(511)를 포함하는데, 상기 살리사이드의 형성을 수행하는 단계(511)는 제1 및 제2 금속층(221, 223)을 어닐링하고; 덮개층(222)을 제거하며; 미반응 금속을 제1 및 제2 유형의 반도체 소자(230, 240)로부터 제거함으로써 달성된다. 이 방법은 상기 살리사이드의 형성을 수행하는 단계(511) 이전에 제2 금속층(223) 위에 제2 덮개층(도시 생략)을 선택적으로 형성하는 것을 포함하고, 상기 덮개층(222)과 제2 덮개층(도시 생략)은 TiN, Ti 및 TaN 중 임의의 것을 포함하며, 제1 금속층(221)과 제2 금속층(223)은 Ti, Co, Ni, Pt, Re, W, Pd, Ta, Nb 및 이들의 합금 중 임의의 것을 포함한다.
일 실시예에서, 제1 웰 영역(203)은 NFET 웰 영역으로서 구성되고, 제2 웰 영역(204)은 PFET 웰 영역으로서 구성된다. 다른 실시예에서, 제1 웰 영역(203)은 PFET 웰 영역으로서 구성되고, 제2 웰 영역(204)은 NFET 웰 영역으로서 구성된다. 또한, 제1 금속층(221)은 제2 금속층(223)과 다른 재료로 형성된다. 또한, 제1 유형의 반도체 소자(230)는, 제1 웰 영역(203) 위에 절연체 층(212)을 구성하고; 절연체 층(212) 위에 게이트 영역(213)을 구성하며; 게이트 영역(213)의 양측에 절연 성 스페이서(211)를 형성하고; 제1 웰 영역(203)에 소스/드레인 영역(229)을 임플란트함으로써 형성된다. 또한, 제2 유형의 반도체 소자(240)는, 제2 웰 영역(204) 위에 절연체 층(207)을 구성하고; 절연체 층(207) 위에 게이트 영역(208)을 구성하며; 게이트 영역(208)의 양측에 절연성 스페이서(209)를 형성하고; 제2 웰 영역(204)에 소스/드레인 영역(228)을 임플란트함으로써 형성된다.
일반적으로, 본 발명의 실시예는 단지 하나의 리소그래피 레벨을 가진 CMOS 소자의 NFET 및 PFET 영역에 대한 소스/드레인 및 게이트 영역에서 NiSi, CoSi2, TiSi2, WSi2, PdSi, PtSi, TaSi2, ReSi 등 및 이들의 합금과 같은 듀얼 살리사이드를 형성(즉, 서로 다른 살리사이드 형성)하는 이중 자기-정렬 기술을 제공한다. 이와 같이, 본 발명의 실시예는 필요로 하는 리소그래피 레벨을 감소시키고, 듀얼 살리사이드 형성 공정을 크게 단순화시키며, 일부 종래 기술과 관련된 부정합 문제를 배제시킨다. 또한, 본 발명의 실시예는 NFET 게이트 영역에 하나의 살리사이드를 형성하고 PFET 게이트 영역에 다른 살리사이드를 형성함으로써 CMOS 소자의 성능을 최적화할 수 있다.
특정 실시예에 대한 상기 설명은 본 발명의 일반적 특성을 충분히 밝혀지며, 다른 특성들은 현재의 지식을 적용함으로써 총괄적 개념으로부터 벗어나지 않고도 상기 특정 실시예의 각종 용례에서 용이하게 수정 및/또는 개조될 수 있을 것이며, 따라서 이러한 수정 및 개조는 전술한 실시예의 등가물의 의미 및 범위 내에 포함되는 것으로 의도된다. 본원에 사용된 어구 또는 용어는 설명을 위한 것이고 제한 하는 의도는 없는 것으로 이해되어야 한다. 그러므로, 비록 본 발명이 바람직한 실시예의 관점에서 설명되었지만, 당업자라면 본 발명의 실시예가 첨부된 청구범위의 정신 및 범위 내에서 수정되어 실시될 수 있다는 것을 인지할 것이다.

Claims (10)

  1. 상보형 금속 산화물 반도체(CMOS) 소자를 제조하는 방법으로서,
    제1 유형의 반도체 소자(130)의 수용을 위해 반도체 기판(102)에 제1 웰 영역(103)을 형성하는 단계;
    제2 유형의 반도체 소자(140)의 수용을 위해 상기 반도체 기판(102)에 제2 웰 영역(104)을 형성하는 단계;
    상기 제1 유형의 반도체 소자(130)를 마스크(114)로 차폐하는 단계;
    상기 제2 유형의 반도체 소자(140) 위에 제1 금속층(118)을 증착하는 단계;
    상기 제2 유형의 반도체 소자(140) 상에 제1 살리사이드를 형성하는 단계;
    상기 마스크(114)를 제거하는 단계;
    제1 및 제2 유형의 반도체 소자(130, 140) 위에 제2 금속층(123)을 증착하는 단계;
    상기 제1 유형의 반도체 소자(130) 상에 제2 살리사이드를 형성하는 단계; 및
    상기 제2 유형의 반도체 소자(140)로부터 상기 제2 금속층(123)을 제거하는 단계
    를 포함하는 CMOS 소자 제조 방법.
  2. 상보형 금속 산화물 반도체(CMOS) 소자를 제조하는 방법으로서,
    제1 유형의 반도체 소자(130)의 수용을 위해 반도체 기판(102)에 제1 웰 영역(103)을 형성하는 단계;
    제2 유형의 반도체 소자(140)의 수용을 위해 상기 반도체 기판(102)에 제2 웰 영역(104)을 형성하는 단계;
    상기 제1 유형의 반도체 소자(130)를 마스크(114)로 차폐하는 단계;
    상기 제2 유형의 반도체 소자(140) 위에 제1 금속층(118)을 증착하는 단계;
    상기 제2 유형의 반도체 소자(140) 상에 제1 살리사이드를 형성하는 단계;
    상기 마스크(114)를 제거하는 단계;
    제1 및 제2 유형의 반도체 소자(130, 140) 위에 제2 금속층(123)을 증착하는 단계; 및
    상기 제1 유형의 반도체 소자(130) 상에 제2 살리사이드를 형성하는 단계
    를 포함하며, 상기 제1 살리사이드의 재료와 제2 살리사이드의 재료는 서로 다르며,
    상기 제1 살리사이드와 제2 살리사이드를 형성하는 중에 이들 살리사이드의 면저항은 일정한 것인 CMOS 소자 제조 방법.
  3. 상보형 금속 산화물 반도체(CMOS) 소자를 제조하는 방법으로서,
    제1 유형의 반도체 소자(130)의 수용을 위해 반도체 기판(102)에 제1 웰 영역(103)을 형성하는 단계;
    제2 유형의 반도체 소자(140)의 수용을 위해 상기 반도체 기판(102)에 제2 웰 영역(104)을 형성하는 단계;
    상기 제1 유형의 반도체 소자(130)를 마스크(114)로 차폐하는 단계;
    상기 제2 유형의 반도체 소자(140) 위에 제1 금속층(118)을 증착하는 단계;
    상기 제2 유형의 반도체 소자(140) 상에 제1 살리사이드를 형성하는 단계;
    상기 마스크(114)를 제거하는 단계;
    제1 및 제2 유형의 반도체 소자(130, 140) 위에 제2 금속층(123)을 증착하는 단계; 및
    상기 제1 유형의 반도체 소자(130) 상에 제2 살리사이드를 형성하는 단계
    를 포함하며, 상기 제1 금속층(118)은 상기 제2 금속층(123)과 다른 재료로 형성되는 것인 CMOS 소자 제조 방법.
  4. 제1항에 있어서, 상기 제1 유형의 반도체 소자(130)는,
    상기 제1 웰 영역(103) 위에 절연체 층(112)을 구성하고;
    상기 절연체 층(112) 위에 게이트 영역(113)을 구성하며;
    상기 게이트 영역(113)의 양측에 절연성 스페이서(111)를 형성하고;
    상기 제1 웰 영역(103)에 소스/드레인 영역(129)을 임플란트함으로써 형성되는 것인 CMOS 소자 제조 방법.
  5. 제1항에 있어서, 상기 제2 유형의 반도체 소자(140)는,
    상기 제2 웰 영역(104) 위에 절연체 층(107)을 구성하고;
    상기 절연체 층(107) 위에 게이트 영역(108)을 구성하며;
    상기 게이트 영역(108)의 양측에 절연성 스페이서(109)를 형성하고;
    상기 제2 웰 영역(104)에 소스/드레인 영역(128)을 임플란트함으로써 형성되는 것인 CMOS 소자 제조 방법.
  6. 제1항에 있어서, 상기 제1 금속층(118)과 상기 제2 금속층(123) 각각의 위에 덮개층을 형성하는 단계를 더 포함하는 CMOS 소자 제조 방법.
  7. 상보형 금속 산화물 반도체(CMOS) 소자를 제조하는 방법으로서,
    제1 유형의 반도체 소자(130)의 수용을 위해 반도체 기판(102)에 제1 웰 영역(103)을 형성하는 단계;
    제2 유형의 반도체 소자(140)의 수용을 위해 상기 반도체 기판(102)에 제2 웰 영역(104)을 형성하는 단계;
    상기 제1 유형의 반도체 소자(130)를 마스크(114)로 차폐하는 단계;
    상기 제2 유형의 반도체 소자(140) 위에 제1 금속층(118)을 증착하는 단계;
    상기 제2 유형의 반도체 소자(140) 상에 제1 살리사이드를 형성하는 단계;
    상기 마스크(114)를 제거하는 단계;
    제1 및 제2 유형의 반도체 소자(130, 140) 위에 제2 금속층(123)을 증착하는 단계;
    상기 제1 금속층(118)과 상기 제2 금속층(123) 각각의 위에 덮개층을 형성하는 단계; 및
    상기 제1 유형의 반도체 소자(130) 상에 제2 살리사이드를 형성하는 단계
    를 포함하며, 상기 덮개층은 TiN, Ti 및 TaN 중 임의의 것을 포함하는 것인 CMOS 소자 제조 방법.
  8. 제1항에 있어서, 상기 제1 금속층(118)과 상기 제2 금속층(123)은 Ti, Co, Ni, Pt, Re, W, Pd, Ta, Nb 및 이들의 합금 중 임의의 것을 포함하는 것인 CMOS 소자 제조 방법.
  9. 반도체 기판(102)에 집적 회로를 형성하는 방법으로서,
    제1 유형의 반도체 소자(130) 및 제2 유형의 반도체 소자(140) 각각을 상기 반도체 기판(102) 상에 형성하는 단계;
    상기 제2 유형의 반도체 소자(140) 위에 제1 금속층(118)을 증착하는 단계;
    상기 제2 유형의 반도체 소자(140) 상에서만 제1 살리사이드 형성을 수행하는 단계;
    상기 제1 유형의 반도체 소자(130) 및 상기 제2 유형의 반도체 소자(140) 모두의 위에 제2 금속층(123)을 증착하는 단계; 및
    상기 제1 유형의 반도체 소자(130) 상에서만 제2 살리사이드 형성을 수행하는 단계
    를 포함하는 집적 회로 형성 방법.
  10. 반도체 기판(202) 위에 금속 실리사이드층을 형성하는 방법으로서,
    제1 유형의 반도체 소자(230)의 수용을 위해 상기 반도체 기판(202)에 제1 웰 영역(203)을 형성하는 단계;
    제2 유형의 반도체 소자(240)의 수용을 위해 상기 반도체 기판(202)에 제2 웰 영역(204)을 형성하는 단계;
    상기 제2 유형의 반도체 소자(240) 위에 제1 금속층(221)을 선택적으로 형성하는 단계;
    상기 제1 금속층(221) 위에 덮개층(222)을 증착하는 단계;
    상기 덮개층(222)과 상기 제1 유형의 반도체 소자(230) 위에 제2 금속층(223)을 증착하는 단계; 및
    상기 제1 및 제2 유형의 반도체 소자(230, 240) 상에 살리사이드를 형성하는 단계
    를 포함하는 금속 실리사이드층 형성 방법.
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