KR20210130237A - 반도체 소자를 위한 금속 규화물을 선택적으로 형성하는 방법 - Google Patents

반도체 소자를 위한 금속 규화물을 선택적으로 형성하는 방법 Download PDF

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Abstract

기판 공정 방법은, 제1 반도체 재료 및 제2 반도체 재료를 포함하는 기판을 제공하는 단계; 제1 반도체 재료에 비하여, 제2 반도체 재료 상에 화학 층을 선택적으로 형성하는 화학 소스를 사용하여, 제1 반도체 재료 및 제2 반도체 재료를 처리하는 단계; 및 제2 반도체 재료 상의 화학 층에 비하여, 제1 반도체 재료 상에 제1 금속 함유 층을 선택적으로 증착시키는 제1 금속 함유 전구체에 기판을 노출시키는 단계를 포함한다. 방법은, 제1 금속 규화물 층을 형성하기 위해, 제1 금속 함유 층을 제1 반도체 재료와 반응시키도록 기판을 어닐링하는 단계; 제2 반도체 재료로부터 화학 층을 제거하는 단계; 제2 반도체 재료 상에 제2 금속 함유 층을 증착하는 단계; 및 제2 금속 규화물 층을 형성하기 위해, 제2 금속 함유 층을 제2 반도체 재료와 반응시키도록 기판을 어닐링하는 단계를 더 포함할 수 있다.

Description

반도체 소자를 위한 금속 규화물을 선택적으로 형성하는 방법
관련 출원에 대한 상호 참조
본 출원은 2019년 3월 20일자로 출원된 미국 가특허출원 일련번호 제62/821,299호에 관한 것으로서 이에 대한 우선권을 주장하며, 그 전체 내용은 본원에 참조로 포함된다.
본 발명은 반도체 제조 및 반도체 소자 분야에 관한 것으로서, 보다 구체적으로는, 반도체 소자를 위한 금속 규화물(metal silicide)을 선택적으로 형성하는 방법에 관한 것이다.
첨단 금속 배선은 공격적인 비례 축소(scaling)로 인해 점점 더 매우 힘들어지고 있다. 반도체 소자 형상부(feature) 크기가 비례 축소됨에 따라, 성능 개선에 있어서 접점(contact)이 중요한 문제가 되고 있다. 이는 주로 접점 영역에서의 전기 저항(Rs)의 증가로 인한 것이다. 반도체 소자의 접점 영역에서 전기 저항을 감소시키는 한 가지 방식은, 음극 및 양극 채널 소자(negative and positive channel device)에 낮은 전기 저항 규화물 접점을 사용하고, 접점 위의 리세스형(recessed) 형상부에 낮은 전기 저항 금속 플러그를 사용하는 것이다. 음극 및 양극 채널 소자를 위한 이중 규화물 방식이 사용될 수 있지만, 낮은 처리량, 높은 비용, 및 다중-패터닝 문제(예를 들어, 에지 배치 오차(EPE))를 야기할 수 있는 다중 패터닝 단계를 필요로 한다.
본 발명의 실시형태는, 기판 상에 금속 함유 층을 선택적으로 증착하여 반도체 소자를 위한 금속 규화물을 형성하기 위한 기판 공정(processing) 방법을 제공한다. 기판 공정 방법은, 상이한 금속 규화물 영역, 예를 들어 양극-채널 전계 방출 트랜지스터(PFET) 접점 영역, 및 음극-채널 전계 방출 트랜지스터(NFET) 접점 영역을 갖는 반도체 소자를 형성하기 위해 필요한 패터닝 단계의 수를 감소시키는 영역 선택적 증착을 사용한다.
일 실시형태에 따라, 기판 공정 방법이 설명되고, 기판 공정 방법은, 제1 반도체 재료 및 제2 반도체 재료를 포함하는 기판을 제공하는 단계; 제1 반도체 재료에 비하여, 제2 반도체 재료 상에 화학 층(chemical layer)을 선택적으로 형성하는 화학 소스(chemical source)를 사용하여, 제1 반도체 재료 및 제2 반도체 재료를 처리하는 단계; 및 제2 반도체 재료 상의 화학 층에 비하여, 제1 반도체 재료 상에 제1 금속 함유 층을 선택적으로 증착시키는 제1 금속 함유 전구체에 기판을 노출시키는 단계를 포함한다. 방법은, 제1 금속 규화물 층을 형성하기 위해, 제1 금속 함유 층을 제1 반도체 재료와 반응시키도록 기판을 어닐링하는 단계; 제2 반도체 재료로부터 화학 층을 제거하는 단계; 제2 반도체 재료 상에 제2 금속 함유 층을 증착하는 단계; 및 제2 금속 규화물 층을 형성하기 위해, 제2 금속 함유 층을 제2 반도체 재료와 반응시키도록 기판을 어닐링하는 단계를 더 포함할 수 있다.
기판은, 제1 반도체 재료를 포함하는 양극-채널 전계 효과 트랜지스터(PFET) 접점 영역, 및 제2 반도체 재료를 포함하는 음극-채널 전계 효과 트랜지스터(NFET) 접점 영역을 포함할 수 있다. 일 실시예에서, 제1 반도체 재료는 도핑된 SiGe 또는 도핑된 Ge을 포함하며, 제2 반도체 재료는 도핑된 Si를 포함한다. 일 실시예에서, 제1 금속 함유 층은, 루테늄(Ru) 금속, 백금(Pt) 금속, 코발트(Co) 금속, 니켈(Ni) 금속, 팔라듐(Pd) 금속, 몰리브덴(Mo) 금속, 텅스텐(W) 금속, 바나듐(V) 금속, 또는 이들의 조합물을 포함한다. 일 실시예에서, 제2 금속 함유 층은, 티타늄(Ti) 금속, 니켈(Ni), NiPt 합금, Co 금속, 몰리브덴(Mo) 금속, 텅스텐(W) 금속, 바나듐(V) 금속, 또는 이들의 조합물을 포함한다.
본 발명의 보다 완전한 이해 및 이의 수반되는 많은 이점은, 이하의 상세한 설명을 참조하여 첨부된 도면과 관련하여 고려될 때 더 잘 이해되기 때문에 용이하게 달성될 것이며, 첨부된 도면으로서:
도 1a 내지 도 1h는 본 발명의 일 실시형태에 따라 기판 상에 금속 규화물을 선택적으로 형성하는 방법을 단면도를 통해 개략적으로 도시한다;
도 2a 내지 도 2h는 본 발명의 일 실시형태에 따라 반도체 소자에 금속 규화물을 선택적으로 형성하는 방법을 단면도를 통해 개략적으로 도시한다;
도 3은 상이한 기판에 대해 X선 광전자 분광법(XPS)에 의해 측정된 GeO2 두께를 도시한다; 그리고
도 4는 상이한 기판에 대해 XPS에 의해 측정된 SiO2 및 GeO2 두께를 도시한다.
도 1a 내지 도 1h는 본 발명의 일 실시형태에 따라 기판 상에 금속 규화물을 선택적으로 형성하는 방법을 단면도를 통해 개략적으로 도시한다. 도 1a는 베이스 층(100), 및 베이스 층(100) 상의 제1 반도체 재료(102) 및 제2 반도체 재료(104)를 포함하는 기판(1)을 도시한다. 일 실시형태에서, 제1 반도체 재료(102)는, 게르마늄 함유 재료, 예를 들어 실리콘 게르마늄 또는 게르마늄을 포함한다. 게르마늄은, 순수 또는 거의 순수 게르마늄을 포함할 수 있다. 실리콘 게르마늄은 SiGe 또는 SixGe1 -x로 표현될 수 있으며, 여기서 x는 Si의 원자 분율이고, 1-x는 Ge의 원자 분율이며, 0<x<1이다. 예시적인 SixGe1 -x 화합물은, Si0.1Ge0.9, Si0.2Ge0.8, Si0.3Ge0.7, Si0.4Ge0.6, Si0 . 5Ge0 .5, Si0 . 6Ge0 .4, Si0 . 7Ge0 .3, Si0 . 8Ge0 .2, 및 Si0 . 9Ge0 .1을 포함한다. 제1 반도체 재료(102)(SiGe 또는 Ge)는, 붕소(B), 갈륨(Ga), 또는 알루미늄(Al)으로 도핑될 수 있다. 제2 반도체 재료(104)는 도핑된 Si를 포함할 수 있으며, 도펀트는, 인(P), 안티몬(Sb), 비소(As), 또는 비스무트(Bi)를 포함할 수 있다.
도 1b는 제1 반도체 재료(102)에 비하여, 제2 반도체 재료(104) 상에 선택적으로 형성되는 화학 층(103)을 도시한다. 제2 반도체 재료(104)를 선택적으로 그리고 화학적으로 변형시키지만, 제1 반도체 재료(102)를 변형시키지 않는 화학 소스를 사용하여 기판(1)을 처리함으로써, 화학 층(103)이 형성될 수 있다. 본 발명의 실시형태에 따라, 화학 층(103)은, 제2 반도체 재료(104)의 표면과 선택적으로 반응하는 임의의 화학 원소를 포함할 수 있으며, 화학 층(103)은, 별도의 후속 공정 단계에서 화학 층(103) 상의 금속 함유 재료의 기상 증착을 방지한다. 일 실시예에서, 화학 층(103)은 산화물 층을 포함한다. 그러나, 산소와는 다른 화학 원소를 포함하는 화학 층(103)이 사용될 수 있다. 이하에서, 본 발명의 일부 실시형태를 예시하기 위해, 산화물 층(103)이 사용된다.
일 실시예에서, H2 및 O2를 포함하는 플라즈마 여기(plasma-excited) 공정 가스로 기판(1)을 처리함으로써, 제2 반도체 재료(104) 상에 산화물 층(103)(예를 들어, SiOx)이 형성될 수 있다. 일 실시예에서, Ar 가스가 공정 가스에 첨가될 수 있다. 플라즈마는 플라즈마 소스를 사용하여 공정 가스로부터 형성될 수 있다. 플라즈마 소스는, DC 자석 시스템이 있거나 없는, 평행판 플라즈마 소스, 용량성 결합 플라즈마(CCP) 소스, 유도성 결합 플라즈마(ICP) 소스, 초고주파 플라즈마(VHF) 플라즈마, 이들의 임의의 조합을 포함할 수 있다. 대안적으로, 공정 챔버 내의 공정 플라즈마는, 전자 사이클로트론 공명(ECR)을 사용하여 형성될 수 있다. 일 실시형태에 따라, 플라즈마 소스는 마이크로파 플라즈마 소스를 포함할 수 있다. 일 실시예에서, 마이크로파 플라즈마 소스는, Tokyo Electron Limited(일본, 아카사카)의 RLSATM 플라즈마 소스일 수 있다.
산화물 층(103)을 형성할 때 플라즈마 노출 시간은, 예를 들어, 10초 내지 600초, 10초 내지 50초, 또는 10초 내지 100초일 수 있다. 플라즈마 공정 챔버 압력은, 예를 들어, 0.1 Torr 미만, 0.2 Torr 미만, 0.5 Torr 미만, 1 Torr 미만, 5 Torr 미만, 0.05 내지 0.1 Torr, 0.1 내지 0.5 Torr, 또는 0.1 내지 1 Torr일 수 있다. 마이크로파 플라즈마 전력은, 예를 들어, 1000 W 내지 3000 W, 3000 W 미만, 또는 2500 W 미만일 수 있다. 기판은, 약 실온 내지 약 250℃, 약 실온 내지 약 400℃, 또는 약 250℃ 온도 내지 약 400℃의 온도로 유지될 수 있다.
도 3 및 도 4는 O2, 또는 H2 및 O2를 포함하는 플라즈마 여기 공정 가스에 Si 및 Ge 기판을 노출시키는 단계에 대한 실험 결과를 나타낸다.
도 3은 Ge 기판에 대해 XPS에 의해 측정된 GeO2 두께를 나타낸다. 대조군 기판(300)은 플라즈마 여기 공정 가스에 노출되지 않았고, Ge 기판의 공기 노출 동안 형성된 GeO2 층(천연 GeO2 층)을 포함하였다. 기판(310)은, O2 가스를 포함하는 플라즈마에 노출된 천연 GeO2 층을 포함하였고, 기판(320)은, H2 가스 및 O2 가스를 포함하는 플라즈마에 노출된 천연 GeO2 층을 포함하였다. GeO2 층 두께는, 기판(300)의 경우 약 11 옹스트롬, 기판(310)의 경우 약 38 옹스트롬, 그리고 기판(320)의 경우 약 2 옹스트롬이었다. 이러한 결과는, O2 가스를 포함하는 플라즈마에 노출시킴으로써, GeO2 두께가 약 11 옹스트롬으로부터 약 38 옹스트롬으로 증가되었지만, O2 가스 및 H2 가스를 포함하는 플라즈마에 노출시킴으로써, GeO2 두께가 약 11 옹스트롬으로부터 약 2 옹스트롬으로 감소되었음을 나타낸다. 도 3에서 기판에 대한 플라즈마 공정 조건은 다음과 같다: O2 가스를 포함하는 플라즈마: 가스 유량 Ar/O2=2000 sccm/10 sccm, 기판 온도=250℃, 플라즈마 노출 시간=300초, 공정 챔버 압력 = 0.09 Torr, 및 마이크로파 플라즈마 전력=2000 W. H2 가스 및 O2 가스를 포함하는 플라즈마: 가스 유량 Ar/O2/H2=2000 sccm/10 sccm/100 sccm, 기판 온도=250℃, 플라즈마 노출 시간=300초, 공정 챔버 압력 = 0.09 Torr, 및 마이크로파 플라즈마 전력 = 2000 W.
도 4는 상이한 기판에 대해 XPS에 의해 측정된 SiO2 및 GeO2 두께를 도시한다. O2 가스를 포함하는 플라즈마, 및 H2 가스 및 O2 가스를 포함하는 플라즈마에 대한 플라즈마 공정 조건은 도 3에서 전술되었다. 대조군 기판(도시되지 않음)은, 약 10 옹스트롬의 두께를 갖는 천연 SiO2 층을 포함하였다. 기판(404)은, O2 가스를 포함하는 플라즈마에 노출된 천연 SiO2 층을 포함하였고, 기판(406)은, H2 가스 및 O2 가스를 포함하는 플라즈마에 노출된 천연 SiO2 층을 포함하였다. 기판(410 및 420)은 도 3의 기판(310 및 320)과 각각 동일하다. 측정된 SiO2 두께는, 기판(404)의 경우 약 33 옹스트롬이었고, 기판(406)의 경우 약 40 옹스트롬이었다.
도 3 및 도 4의 결과는, O2 가스를 포함하는 플라즈마, 또는 H2 가스 및 O2 가스를 포함하는 플라즈마를 사용하여, Si 기판이 효과적으로 산화된다는 것을 나타낸다. 그러나, 예상외로, Ge을 포함하는 기판은, O2 가스를 포함하는 플라즈마를 사용하여 효과적으로 산화되지만, H2 가스 및 O2 가스를 포함하는 플라즈마를 사용하여 효과적으로 환원된다. 본 발명자들은 H2 가스 및 O2 가스를 포함하는 플라즈마를 사용하는 Si 및 Ge의 산화 간의 이러한 예상 밖의 차이가 다수의 반도체 소자를 위한 Si 및 Ge을 포함하는 기판을 효과적으로 처리하기 위해 사용될 수 있음을 인식하였다.
도 1c는 제2 반도체 재료(104) 상의 산화물 층(103)에 비하여, 제1 반도체 재료(102) 상에 선택적으로 증착되는 제1 금속 함유 층(108)을 도시한다. 선택적으로 반응하여 제1 반도체 재료(102) 상에 제1 금속 함유 층(108)을 증착시키는 기상 제1 금속 함유 전구체에 기판을 노출시키는 단계를 포함하는 기상 증착에 의해, 제1 금속 함유 층(108)이 형성될 수 있다. 다수의 금속(특히, 귀금속)의 기상 증착은, 다수의 유전체 재료 및 산화물 층 상의 불충분한 금속 핵형성으로 인해, 매우 선택적일 수 있다. 기상 증착은, 예를 들어, 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 원자층 증착(ALD), 또는 플라즈마 강화 ALD(PEALD)를 포함할 수 있다. 대조적으로, 제1 금속 함유 전구체는 산화물 층(103)과 반응하지 않으므로, 제1 금속 함유 층(108)이 제2 반도체 재료(104) 위에 형성되지 않는다. 제1 금속 함유 층(108)은 p형 금속을 포함할 수 있으며, 예를 들어, 루테늄(Ru) 금속, 백금(Pt) 금속, 코발트(Co) 금속, 니켈(Ni) 금속, 팔라듐(Pd) 금속, 몰리브덴(Mo) 금속, 텅스텐(W) 금속, 바나듐(V) 금속, 또는 이들의 조합물을 포함할 수 있다. 일 실시예에서, 제1 금속 함유 층(108)은 Ru 금속을 포함하거나 이로 구성될 수 있으며, 제1 금속 함유 전구체는, CO 캐리어 가스를 사용하여 기판(1)에 이송되는 Ru3(CO)12를 포함할 수 있다. 제1 금속 함유 층(108)의 증착이 충분히 선택적이지 않은 경우, 산화물 층(103)으로부터 임의의 원치 않는 금속 함유 핵(도시되지 않음)을 제거하기 위해, 선택적인 세척 단계가 수행될 수 있다. 선택적인 세척 단계는, 건식 에칭 또는 습식 에칭을 포함할 수 있다.
도 1d는 제1 금속 규화물 층(110)(예를 들어, RuSix)을 형성하기 위해, 제1 금속 함유 층(108)(예를 들어, Ru 금속)을 제1 반도체 재료(102)와 반응시키는 기판 어닐링 공정 후의 기판(1)을 도시한다. 예시적인 어닐링 온도는 약 100℃ 내지 약 500℃일 수 있다. 도 1d에 도시되지 않지만, 제1 금속 함유 층(108)의 일부분만이 반응하여 제1 금속 규화물 층(110)을 형성할 수 있으므로, 제1 금속 함유 층(108)의 반응되지 않은 부분을 제1 금속 규화물 층(110) 상에 남길 수 있다. 제1 금속 함유 층(108)의 임의의 반응되지 않은 부분은, 건식 또는 습식 에칭 공정으로 제1 금속 규화물 층(110)으로부터 선택적으로 제거될 수 있다. 일 실시예에서, 기판(1)이 제1 어닐링 온도로 어닐링되어, 제1 금속 함유 층(108)의 일부분을 제1 반도체 재료(102)와 반응시킴으로써, 원하는 결정의 규화물 상을 형성할 수 있으며, 그 후에, 세척 공정으로 제1 금속 함유 층(108)의 임의의 반응되지 않은 부분을 제거할 수 있고, 그 후에, 제1 금속 규화물 층(110)의 더 낮은 전기 저항률을 달성하기 위해, 제2 어닐링 온도로 기판(1)을 어닐링할 수 있다. 제2 어닐링 온도는, 제1 어닐링 온도보다 더 높거나, 더 낮거나, 제1 어닐링 온도와 동일할 수 있다.
루테늄 금속은, 배리어 없는(barrierless) 집적과 조합되는, 이의 낮은 저항률 및 긴 평균 자유 경로로 인해, 첨단 노드에서의 더 낮은 레벨 상호 연결 금속 배선을 위한 유망한 후보이다. 평면 소자 및 자기 정렬 규화물 접점으로부터 3D 핀펫(FINFET) 및 트렌치 접점으로의 전이를 통해, 유효 접점 길이가 10배만큼 감소하였다. 이에 따라, Si-접점 계면에서 최소 접점 저항률(ρc)이도록 규화물 접점에 대한 초기 기준이 변화되었다. 루테늄 규화물(RuSix)은, PFET를 위해 고려되는 신생 규화물 접점 중 하나이다.
도 1e는 제2 반도체 재료(104)로부터 산화물 층(103)을 제거한 후의 기판(1)을 도시한다. 예를 들어, HF 가스 및 NH3 가스에 기판(1)을 노출시킨 다음, 기판(1)으로부터 반응 부산물을 제거하는 열처리가 후속되는, 화학 산화물 제거(COR) 공정을 사용하여, 산화물 층(103)이 제거될 수 있다. 일 실시형태에서, 제1 금속 규화물 층(110)을 형성하는 기판 어닐링 공정을 수행하기 전에, 산화물 층(103)이 제거될 수 있다.
도 1f는 제1 금속 규화물 층(110) 위 그리고 제2 반도체 재료(104) 위를 포함하는 기판(1) 상에 비-선택적으로 증착되는 제2 금속 함유 층(112)을 도시한다. 제2 금속 함유 층(112)은 기상 증착에 의해 증착될 수 있으며, 예를 들어 CVD, PECVD, ALD, PEALD, 또는 스퍼터링에 의해 증착될 수 있다. 일부 실시예에서, 제2 금속 함유 층(112)은, Ti 금속, Ni 금속, NiPt 합금, Co 금속, 몰리브덴(Mo) 금속, 텅스텐(W) 금속, 바나듐(V) 금속, 또는 이들의 조합물을 포함할 수 있다. 일부 실시예에서, 제2 금속 함유 층(112)은 제2 반도체 재료(104) 상에 선택적으로 증착될 수 있으며, 제1 금속 규화물 층(110) 상에는 증착되지 않을 수 있다.
도 1g는 제2 금속 규화물 층(114)을 형성하기 위해, 제2 금속 함유 층(112)을 제2 반도체 재료(104)와 반응시키는 기판 어닐링 공정 후의 기판(1)을 도시한다. 일부 실시예에서, 제2 금속 규화물 층(114)은, TiSix, NiSix, NiPtSix, CoSix, MoSix, WSix, VSix, 또는 이들의 조합물을 포함할 수 있다. 일부 실시예에서, 제2 금속 규화물 층(114)은 3원 규화물, 예를 들어 VCrSix 또는 VCoSix를 포함할 수 있다. 도 1g에 도시되지 않지만, 제2 금속 함유 층(112)의 일부분만이 반응하여 제2 반도체 재료(104) 상에 제2 금속 규화물 층(114)을 형성할 수 있으므로, 제2 금속 함유 층(112)의 반응되지 않은 부분을 제2 금속 규화물 층(114) 상에 남길 수 있다. 제1 반도체 재료(102) 상의 그리고 제2 반도체 재료(104) 상의 제2 금속 함유 층(112)의 임의의 반응되지 않은 부분은, 건식 또는 습식 에칭 공정으로 기판(1)으로부터 선택적으로 제거될 수 있다. 결과적인 기판(1)은 도 1h에 도시되며, 제1 반도체 재료(102) 상의 제1 금속 규화물 층(110), 및 제2 반도체 재료(104) 상의 제2 금속 규화물 층(114)을 포함한다.
도 2a 내지 도 2h는 본 발명의 일 실시형태에 따라 반도체 소자에 금속 규화물을 선택적으로 형성하는 방법을 단면도를 통해 개략적으로 도시한다. 이제 도 2a를 참조하면, 부분적으로 제조된 반도체 소자는 기판(2)을 포함하며, 기판(2)은, 양극-채널 전계 효과 트랜지스터(PFET) 영역의 제1 융기(raised) 접점(216), 및 음극-채널 전계 효과 트랜지스터(NFET) 영역의 제2 융기 접점(214)을 제1 유전체 막(200) 내에 갖고, 제1 유전체 막(200) 위의 제2 유전체 막(202), 및 얕은 트렌치 절연(STI) 층(220)을 갖는다. 기판(2)은, 제1 유전체 막(200) 상의 에칭 정지 층(212), 및 제1 유전체 막(200) 아래의 유전체 막(218)을 더 포함한다. 에칭 정지 층(212)은, 제2 유전체 막(202) 내의 리세스형 형상부(215 및 213)의 형성 동안, 에칭을 종료시키기 위해 사용될 수 있다. 일부 실시예에서, 제1 유전체 막(200)은, SiO2, SiON, SiN, 하이-k(high-k) 재료, 로우-k(low-k) 재료, 또는 울트라-로우-k 재료를 포함할 수 있다. 일부 실시예에서, 제2 유전체 막(202)은, SiO2, SiON, SiN, 하이-k 재료, 로우-k 재료, 또는 울트라-로우-k 재료를 포함할 수 있다. 제1 융기 접점(216)은, SiGe 또는 Ge를 포함할 수 있는 제1 반도체 재료를 포함하며, 제2 융기 접점(214)은, 도핑된 실리콘(Si)을 포함할 수 있는 제2 반도체 재료를 포함한다. 실리콘 게르마늄은 SiGe 또는 SixGe1 -x로 표현될 수 있으며, 여기서 x는 Si의 원자 분율이고, 1-x는 Ge의 원자 분율이며, 0<x<1이다. 예시적인 SixGe1 -x 화합물은, Si0.1Ge0.9, Si0.2Ge0.8, Si0.3Ge0.7, Si0.4Ge0.6, Si0.5Ge0.5, Si0.6Ge0.4, Si0.7Ge0.3, Si0.8Ge0.2, 및 Si0 . 9Ge0 .1을 포함한다. 제1 반도체 재료(SiGe 또는 Ge)는, 붕소(B), 갈륨(Ga), 또는 알루미늄(Al)으로 도핑될 수 있다. 제2 반도체 재료는 도핑된 Si를 포함할 수 있으며, 도펀트는, 인(P), 안티몬(Sb), 비소(As), 또는 비스무트(Bi)를 포함할 수 있다.
제1 및 제2 반도체 재료는 에피택셜 성장될 수 있다. 에칭 정지 층(212)은 예를 들어, 하이-k 재료, SiN, SiO2, 또는 탄소(C)를 포함할 수 있다. 기판(2)은, 리세스형 형상부(215 및 213)의 측벽 상의 측벽 보호 막(206), 및 리세스형 형상부(215 및 213) 아래의 제1 유전체 막(200) 내에 각각 형성된 접점 개구부(211 및 209)를 더 포함한다.
도 2b는 제1 융기 접점(216)에 비하여, 제2 융기 접점(214) 상에 선택적으로 형성되는 화학 층(203)을 도시한다. 제2 융기 접점(214)(제2 반도체 재료)을 선택적으로 그리고 화학적으로 변형시키지만, 제1 융기 접점(216)(제1 반도체 재료)을 변형시키지 않는 화학 소스를 사용하여 기판(2)을 처리함으로써, 화학 층(203)이 형성될 수 있다. 본 발명의 실시형태에 따라, 화학 층(203)은, 제2 융기 접점(214)의 표면과 선택적으로 반응하는 임의의 화학 원소를 포함할 수 있으며, 화학 층(203)은, 별도의 후속 공정 단계에서 화학 층(203) 상의 금속 함유 재료의 기상 증착을 방지한다. 일 실시예에서, 화학 층(203)은 산화물 층을 포함한다. 그러나, 다른 화학 원소를 포함하는 화학 층(203)이 사용될 수 있다. 이하에서, 본 발명의 일부 실시형태를 예시하기 위해, 산화물 층(203)이 사용된다.
도 2b는 제2 융기 접점(214)의 표면을 선택적으로 산화시킴으로써, 제1 융기 접점(216)에 비하여, 제2 융기 접점(214) 상에 선택적으로 형성되는 산화물 층(203)을 도시한다. 일 실시예에서, H2 및 O2를 포함하는 플라즈마 여기 공정 가스로 기판(2)을 처리함으로써, 제2 융기 접점(214) 상에 산화물 층(203)(예를 들어, SiOx)이 형성될 수 있다. 일 실시예에서, Ar 가스가 공정 가스에 첨가될 수 있다. 플라즈마는 플라즈마 소스를 사용하여 공정 가스로부터 형성될 수 있다. 플라즈마 소스는, DC 자석 시스템이 있거나 없는, 평행판 플라즈마 소스, 용량성 결합 플라즈마(CCP) 소스, 유도성 결합 플라즈마(ICP) 소스, 초고주파 플라즈마(VHF) 플라즈마, 이들의 임의의 조합을 포함할 수 있다. 대안적으로, 공정 챔버 내의 공정 플라즈마는, 전자 사이클로트론 공명(ECR)을 사용하여 형성될 수 있다. 일 실시형태에 따라, 플라즈마 소스는 마이크로파 플라즈마 소스를 포함할 수 있다.
산화물 층(203)을 형성할 때 플라즈마 노출 시간은, 예를 들어, 10초 내지 600초, 10초 내지 50초, 또는 10초 내지 100초일 수 있다. 플라즈마 공정 챔버 압력은, 예를 들어, 0.1 Torr 미만, 0.2 Torr 미만, 0.5 Torr 미만, 1 Torr 미만, 5 Torr 미만, 0.05 내지 0.1 Torr, 0.1 내지 0.5 Torr, 또는 0.1 내지 1 Torr일 수 있다. 마이크로파 플라즈마 전력은, 예를 들어, 1000 W 내지 3000 W, 3000 W 미만, 또는 2500 W 미만일 수 있다. 기판은, 약 실온 내지 약 250℃, 약 실온 내지 약 400℃, 또는 약 250℃ 온도 내지 약 400℃의 온도로 유지될 수 있다.
도 2c는 제2 융기 접점(214) 상의 산화물 층(203)에 비하여, 제1 융기 접점(216) 상에 선택적으로 증착되는 제1 금속 함유 층(208)을 도시한다. 선택적으로 반응하여 제1 융기 접점(216) 상에 제1 금속 함유 층(208)을 증착시키는 기상 제1 금속 함유 전구체에 기판을 노출시키는 단계를 포함하는 기상 증착에 의해, 제1 금속 함유 층(208)이 형성될 수 있다. 기상 증착은 예를 들어, CVD, PECVD, ALD, 또는 PEALD를 포함할 수 있다. 대조적으로, 제1 금속 함유 전구체는 산화물 층(203)과 반응하지 않으므로, 제1 금속 함유 층(208)이 제2 융기 접점(214) 위에 형성되지 않는다. 제1 금속 함유 층(108)은 p형 금속을 포함할 수 있으며, 예를 들어 Ru 금속, Pt 금속, Co 금속, Ni 금속, Pd 금속, Mo 금속, W 금속, V 금속, 또는 이들의 조합물을 포함할 수 있다. 일 실시예에서, 제1 금속 함유 층(208)은 Ru 금속을 포함하거나 이로 구성될 수 있으며, 제1 금속 함유 전구체는, CO 캐리어 가스를 사용하여 기판에 이송되는 Ru3(CO)12를 포함할 수 있다.
도 2d는 제1 금속 규화물 층(210)(예를 들어, RuSix)을 형성하기 위해, 제1 금속 함유 층(208)(예를 들어, Ru 금속)을 제1 융기 접점(216)의 제1 반도체 재료와 반응시키는 기판 어닐링 공정 후의 기판(2)을 도시한다. 예시적인 어닐링 온도는 약 100℃ 내지 약 500℃일 수 있다. 도 2d에 도시되지 않지만, 제1 금속 함유 층(208)의 일부분만이 반응하여 제1 금속 규화물 층(210)을 형성할 수 있으므로, 제1 금속 함유 층(208)의 반응되지 않은 부분을 제1 금속 규화물 층(210) 상에 남길 수 있다. 제1 금속 함유 층(208)의 임의의 반응되지 않은 부분은, 건식 또는 습식 에칭 공정으로 제1 금속 규화물 층(210)으로부터 선택적으로 제거될 수 있다. 일 실시예에서, 기판(2)이 제1 어닐링 온도로 어닐링되어, 제1 금속 함유 층(208)의 일부분을 제1 반도체 재료와 반응시킴으로써, 원하는 결정의 규화물 상을 형성할 수 있으며, 그 후에, 세척 공정으로 제1 금속 함유 층(208)의 임의의 반응되지 않은 부분을 제거할 수 있고, 그 후에, 더 낮은 전기 저항률을 달성하기 위해, 제2 어닐링 온도로 기판(2)을 어닐링할 수 있다. 제2 어닐링 온도는, 제1 어닐링 온도보다 더 높거나, 더 낮거나, 제1 어닐링 온도와 동일할 수 있다.
도 2e는 제2 융기 접점(214)으로부터 산화물 층(203)을 제거한 후의 기판(2)을 도시한다. 예를 들어, HF 가스 및 NH3 가스에 기판(2)을 노출시킨 다음, 기판(2)으로부터 반응 부산물을 제거하는 열처리가 후속되는, 화학 산화물 제거(COR) 공정을 사용하여, 산화물 층(203)이 제거될 수 있다. 일 실시형태에서, 제1 금속 규화물 층(210)을 형성하는 기판 어닐링 공정을 수행하기 전에, 산화물 층(203)이 제거될 수 있다.
도 2f는 제1 융기 접점(216) 상의 제1 금속 규화물 층(210) 위 그리고 제2 융기 접점(214) 위를 포함하는 기판(2) 상에 증착되는 제2 금속 함유 층(222)을 도시한다. 제2 금속 함유 층(222)은 기상 증착에 의해 증착될 수 있으며, 예를 들어 CVD, PECVD, ALD, PEALD, 또는 스퍼터링에 의해 증착될 수 있다. 일부 실시예에서, 제2 금속 함유 층은, Ti 금속, Ni 금속, NiPt 합금, Co 금속, Mo 금속, W 금속, 또는 V 금속을 포함할 수 있다.
도 2g는 제2 금속 규화물 층(224)을 형성하기 위해, 제2 금속 함유 층(222)을 제2 융기 접점(214)의 제2 반도체 재료와 반응시키는 기판 어닐링 공정 후의 기판(2)을 도시한다. 일부 실시예에서, 제2 금속 규화물 층(224)은, TiSix, NiSix, NiPtSix, CoSix, MoSix, WSix, VSix, 또는 이들의 조합물을 포함할 수 있다. 도 2g에 도시되지 않지만, 제2 금속 함유 층(222)의 일부분만이 반응하여 제2 융기 접점(214) 상에 제2 금속 규화물 층(224)을 형성할 수 있으므로, 제2 금속 함유 층(222)의 반응되지 않은 부분을 제2 금속 규화물 층(224) 상에 남길 수 있다. 도 2h는 금속(226)으로 충전된 리세스형 형상부(215 및 213) 및 접점 개구부(211 및 209)를 도시한다. 일 실시예에서, 금속(226)은, Ru 금속, Rh 금속, Os 금속, Pd 금속, Ir 금속, Pt 금속, Ni 금속, Co 금속, W 금속, 및 이들의 조합물로 이루어진 그룹으로부터 선택될 수 있다.
일 실시형태에서, 제1 금속 규화물(210) 상의 그리고 제2 금속 규화물 층(224) 상의 임의의 반응되지 않은 제2 금속 함유 층(222)은, 리세스형 형상부(215 및 213)를 금속(226)으로 충전하기 전에, 건식 또는 습식 에칭 공정으로 기판(2)으로부터 선택적으로 제거될 수 있다.
기판 상에 금속 함유 층을 선택적으로 증착하고, 반도체 소자를 위한 금속 규화물을 형성하기 위한 방법이 다양한 실시형태로 개시되었다. 본 발명의 실시형태의 전술한 설명은 예시 및 설명의 목적을 위해 제시되었다. 개시된 정확한 형태로 본 발명을 제한하거나 총망라하려고 의도되지 않는다. 본 설명 및 이하의 청구범위는, 설명을 위한 목적으로만 사용되며 제한적인 것으로 해석되어서는 안되는 용어를 포함한다. 관련 기술 분야의 당업자라면 위와 같은 교시를 고려하여 다수의 변형 및 변경이 가능하다는 것을 이해할 수 있다. 당업자는 도면에 도시된 다양한 구성 요소에 대한 다양한 동등한 조합 및 대체를 인식할 것이다. 따라서, 본 발명의 범위는 이러한 상세한 설명에 의해 제한되는 것이 아니라, 오히려 본원에 첨부된 청구범위에 의해 제한되는 것으로 의도된다.

Claims (20)

  1. 기판 공정 방법으로서,
    제1 반도체 재료 및 제2 반도체 재료를 포함하는 기판을 제공하는 단계;
    상기 제1 반도체 재료에 비하여, 상기 제2 반도체 재료 상에 화학 층을 선택적으로 형성하는 화학 소스를 사용하여, 상기 제1 반도체 재료 및 상기 제2 반도체 재료를 처리하는 단계; 및
    상기 제2 반도체 재료 상의 상기 화학 층에 비하여, 상기 제1 반도체 재료 상에 제1 금속 함유 층을 선택적으로 증착시키는 제1 금속 함유 전구체에 상기 기판을 노출시키는 단계를 포함하는,
    기판 공정 방법.
  2. 제1항에 있어서,
    제1 금속 규화물 층을 형성하기 위해, 상기 제1 금속 함유 층을 상기 제1 반도체 재료와 반응시키도록 상기 기판을 어닐링하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 어닐링하는 단계 후에, 상기 기판으로부터 임의의 남아 있는 반응되지 않은 부분 제1 금속 함유 층을 제거하는, 방법.
  4. 제2항에 있어서,
    상기 제2 반도체 재료로부터 상기 화학 층을 제거하는 단계를 더 포함하는, 방법.
  5. 제4항에 있어서,
    상기 제거하는 단계 후에, 상기 제2 반도체 재료 상에 제2 금속 함유 층을 증착하는 단계를 더 포함하는, 방법.
  6. 제5항에 있어서,
    제2 금속 규화물 층을 형성하기 위해, 상기 제2 금속 함유 층을 상기 제2 반도체 재료와 반응시키도록 상기 기판을 어닐링하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서,
    상기 화학 소스는 산화 소스를 포함하며, 상기 화학 층은 산화물 층을 포함하는, 방법.
  8. 제7항에 있어서,
    상기 산화 소스는, H2 및 O2를 포함하는 플라즈마 여기 공정 가스를 포함하는, 방법.
  9. 제1항에 있어서,
    상기 제1 금속 함유 층은, 루테늄(Ru) 금속, 백금(Pt) 금속, 코발트(Co) 금속, 니켈(Ni) 금속, 팔라듐(Pd) 금속, 몰리브덴(Mo) 금속, 텅스텐(W) 금속, 바나듐(V) 금속, 또는 이들의 조합물을 포함하는, 방법.
  10. 제6항에 있어서,
    상기 제2 금속 함유 층은, 티타늄(Ti) 금속, 니켈(Ni) 금속, NiPt 합금, 코발트(Co) 금속, 몰리브덴(Mo) 금속, 텅스텐(W) 금속, 바나듐(V) 금속, 또는 이들의 조합물을 포함하는, 방법.
  11. 제1항에 있어서,
    상기 제1 반도체 재료는 도핑된 SiGe 또는 도핑된 Ge을 포함하며, 상기 제2 반도체 재료는 도핑된 Si를 포함하는, 방법.
  12. 제1항에 있어서,
    상기 기판은, 상기 제1 반도체 재료를 포함하는 양극-채널 전계 방출 트랜지스터(PFET) 접점 영역, 및 상기 제2 반도체 재료를 포함하는 음극-채널 전계 방출 트랜지스터(NFET) 접점 영역을 포함하는, 방법.
  13. 기판 공정 방법으로서,
    제1 반도체 재료 및 제2 반도체 재료를 포함하는 기판을 제공하는 단계;
    상기 제1 반도체 재료에 비하여, 상기 제2 반도체 재료 상에 산화물 층을 선택적으로 형성하는 산화 소스를 사용하여, 상기 기판을 처리하는 단계;
    상기 제2 반도체 재료 상의 상기 산화물 층에 비하여, 상기 제1 반도체 재료 상에 제1 금속 함유 층을 선택적으로 증착시키는 제1 금속 함유 전구체에 상기 기판을 노출시키는 단계;
    제1 금속 규화물 층을 형성하기 위해, 상기 제1 금속 함유 층을 상기 제1 반도체 재료와 반응시키도록 상기 기판을 어닐링하는 단계;
    상기 제2 반도체 재료로부터 상기 산화물 층을 제거하는 단계;
    상기 제2 반도체 재료 상에 제2 금속 함유 층을 증착하는 단계; 및
    제2 금속 규화물 층을 형성하기 위해, 상기 제2 금속 함유 층을 상기 제2 반도체 재료와 반응시키도록 상기 기판을 어닐링하는 단계를 포함하는,
    기판 공정 방법.
  14. 제13항에 있어서,
    상기 제1 금속 함유 층은, 루테늄(Ru) 금속, 백금(Pt) 금속, 코발트(Co) 금속, 니켈(Ni) 금속, 팔라듐(Pd) 금속, 몰리브덴(Mo) 금속, 텅스텐(W) 금속, 바나듐(V) 금속, 또는 이들의 조합물을 포함하는, 방법.
  15. 제13항에 있어서,
    상기 제1 금속 함유 층은 루테늄(Ru) 금속을 포함하며, 상기 제1 금속 규화물 층은 루테늄(Ru) 규화물을 포함하는, 방법.
  16. 제13항에 있어서,
    상기 제2 금속 함유 층은, 티타늄(Ti) 금속, 니켈(Ni) 금속, NiPt 합금, 코발트(Co) 금속, 몰리브덴(Mo) 금속, 텅스텐(W) 금속, 바나듐(V) 금속, 또는 이들의 조합물을 포함하는, 방법.
  17. 제13항에 있어서,
    상기 제1 반도체 재료는 SiGe 또는 Ge을 포함하며, 상기 제2 반도체 재료는 도핑된 Si를 포함하는, 방법.
  18. 제13항에 있어서,
    상기 기판은, 상기 제1 반도체 재료를 포함하는 양극-채널 전계 방출 트랜지스터(PFET) 접점 영역, 및 상기 제2 반도체 재료를 포함하는 음극-채널 전계 방출 트랜지스터(NFET) 접점 영역을 포함하는, 방법.
  19. 기판 공정 방법으로서,
    제1 반도체 재료를 갖는 양극-채널 전계 방출 트랜지스터(PFET) 접점 영역, 및 제2 반도체 재료를 갖는 음극-채널 전계 방출 트랜지스터(NFET) 접점 영역을 포함하는 기판을 제공하는 단계;
    상기 제1 반도체 재료에 비하여, 상기 제2 반도체 재료 상에 산화물 층을 선택적으로 형성하는 산화 소스를 사용하여, 상기 기판을 처리하는 단계;
    상기 제2 반도체 재료 상의 상기 산화물 층에 비하여, 상기 제1 반도체 재료 상에 제1 금속 함유 층을 선택적으로 증착시키는 제1 금속 함유 전구체에 상기 기판을 노출시키는 단계로서, 상기 제1 금속 함유 층은, 루테늄(Ru) 금속, 백금(Pt) 금속, 코발트(Co) 금속, 니켈(Ni) 금속, 팔라듐(Pd) 금속, 몰리브덴(Mo) 금속, 텅스텐(W) 금속, 바나듐(V) 금속, 또는 이들의 조합물을 포함하는, 단계;
    제1 금속 규화물 층을 형성하기 위해, 상기 제1 금속 함유 층을 상기 제1 반도체 재료와 반응시키도록 상기 기판을 어닐링하는 단계;
    상기 제2 반도체 재료로부터 상기 산화물 층을 제거하는 단계;
    상기 제2 반도체 재료 상에 제2 금속 함유 층을 증착하는 단계로서, 상기 제2 금속 함유 층은, 티타늄(Ti) 금속, 니켈(Ni) 금속, NiPt 합금, 코발트(Co) 금속, 또는 몰리브덴(Mo) 금속, 텅스텐(W) 금속, 바나듐(V) 금속, 또는 이들의 조합물을 포함하는, 단계; 및
    제2 금속 규화물 층을 형성하기 위해, 상기 제2 금속 함유 층을 상기 제2 반도체 재료와 반응시키도록 상기 기판을 어닐링하는 단계를 포함하는,
    기판 공정 방법.
  20. 제19항에 있어서,
    상기 제1 반도체 재료는, 붕소(B), 갈륨(Ga), 또는 알루미늄(Al)으로 도핑된 게르마늄(Ge) 함유 재료를 포함하며,
    상기 제2 반도체 재료는, 인(P), 안티몬(Sb), 비소(As), 또는 비스무트(Bi)로 도핑된 실리콘(Si)을 포함하는, 방법.
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