KR20050066736A - 반도체 소자 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims description 27
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 150000002500 ions Chemical class 0.000 claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 239000011261 inert gas Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 125000001475 halogen functional group Chemical group 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- -1 halo ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910021140 PdSi Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000007567 mass-production technique Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
본 발명은 트랜지스터의 채널을 이동하는 전하들의 이동도를 향상시켜 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 고농도의 불순물 이온을 주입하여 상기 게이트 전극 좌우의 기판 내부에 고농도 불순물 이온 영역을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 인장 응력 특성을 갖는 산화막을 적층하는 단계;와, 상기 기판을 열처리하여 상기 고농도 불순물 이온 영역을 활성화시킴과 동시에 상기 게이트 전극 및 기판을 재결정화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 트랜지스터의 채널을 이동하는 전하들의 이동도를 향상시켜 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 사이즈가 축소되고 반도체소자의 채널 길이 또한 축소된다. 그러나, 반도체소자의 채널 길이가 축소되면서 반도체소자의 원하지 않는 전기적 특성, 예를 들어 숏채널 효과(Short Channel Effect) 등이 나타난다.
상기 숏 채널 효과를 해결하려면, 게이트전극 길이의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그러나, 반도체소자의 크기가 축소되고 있으나 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어, NMOS 트랜지스터의 경우 소스에서 주입되는 전자가 드레인의 높은 전위 변동(Potential Gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다. 이에, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다.
상기 LDD 구조의 트랜지스터는 저농도(n-) 영역이 채널과 고농도(n+) 소스/드레인 사이에 위치하며 상기 저농도(n-) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고집적도의 반도체소자의 제조기술이 연구되면서 LDD 구조의 모스펫(MOSFET)을 제조하는 여러 가지 기술이 제안되었다. 이 중, 게이트전극의 측벽에 스페이서(spacer)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로 사용되고 있다.
그러나, 최근 반도체 소자가 고도로 집적화되면서 상기와 같은 LDD 형성만으로는 숏 채널 효과를 완벽하게 제어할 수 없게 되었고 이에 따라, 트랜지스터의 문턱 전압을 결정하는 채널 영역의 도핑 농도에는 영향을 주지 않으면서, 소스/드레인의 공핍 영역이 수평 방향으로 서로 근접하는 것을 억제하는 할로(HALO) 구조가 제시되었다.
할로 구조는 소스/드레인 주위에 반대 극성의 불순물 즉, 할로 이온을 주입하여 형성하는 것으로서, 전계 효과 트랜지스터의 소스/드레인 주변에 웰(Well) 농도보다 높은 불순물 농도를 지닌 확산 영역을 에워싸도록 함으로써 소스/드레인의 공핍 영역의 길이를 축소시킨다.
그러나, 종래의 할로 이온 주입법에 의해 제조된 모스 트랜지스터와 같은 반도체소자의 경우, 모스 트랜지스터의 소스/드레인 영역의 접합을 형성하기 위한 열처리 공정이 진행될 때 상기 소스/드레인 영역 내의 도핑된 불순물, 예를 들어 붕소(B) 또는 인(P)도 열처리로 인하여 상기 채널 영역으로 확산되기 쉽다. 이는 상기 채널 영역에 악영향을 미쳐 모스 트랜지스터의 전기적 특성을 저하시킨다. 즉, 모스 트랜지스터의 문턱전압(Threshold Voltage, VT)이 당초의 정해진 값과 다르게 변화하므로 모스 트랜지스터의 턴온(turn on) 및 턴오프 동작의 구분이 어려워져 모스 트랜지스터의 동작 불량이 다발하고 또한 누설 전류(leakage current)가 증가한다.
반도체 소자의 미세화에 따른 문제는 상기와 같은 숏 채널 효과 이외에 누설 전류 발생, 콘택 저항의 증가 및 구동 전류(Drive current)의 감소 등의 문제가 있다. 채널 길이가 짧아짐에 따라 전하의 이동도(mobility)가 약화되어 발생되는 구동 전류의 감소 현상은 반도체 소자의 성능에 직접적인 영향을 미치게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 트랜지스터의 채널을 이동하는 전하들의 이동도를 향상시켜 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 고농도의 불순물 이온을 주입하여 상기 게이트 전극 좌우의 기판 내부에 고농도 불순물 이온 영역을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 인장 응력 특성을 갖는 산화막을 적층하는 단계;와, 상기 기판을 열처리하여 상기 고농도 불순물 이온 영역을 활성화시킴과 동시에 상기 게이트 전극 및 기판을 재결정화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 산화막은 500∼3000Å의 두께로 형성할 수 있다.
바람직하게는, 상기 산화막은 저압 화학기상증착 공정을 이용하여 형성할 수 있다.
바람직하게는, 상기 산화막은 TEOS막, FSG막, USG막, SiH4, BPSG막 중 어느 한 물질로 형성할 수 있다.
바람직하게는, 상기 열처리는 불활성 가스 분위기 하에서 800∼1050℃로 10∼30초간 진행할 수 있다.
본 발명의 특징에 따르면, 트랜지스터의 형성이 완료된 상태에서 게이트 전극을 포함한 기판 전면 상에 인장 응력 특성을 갖는 산화막을 적층하여 하부의 게이트 전극에 압축 응력이 작용하도록 하고 상기 게이트 전극의 압축 응력에 대응하여 상기 게이트 전극 하부의 채널 영역의 기판에 인장 응력이 작용하도록 함으로써, 채널 영역의 기판 내에서 전자 또는 정공의 이동도를 향상시켜 궁극적으로 트랜지스터의 구동 전류를 증가시킬 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 1a 내지 1e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(101)에 대해 액티브 영역을 정의하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(101)의 필드 영역에 소자분리막(102)을 형성한다. 여기서, 상기 반도체 기판(101)으로는 제 1 도전형 단결정 실리콘 기판(101)이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다.
상기 소자분리막(102)의 형성이 완료되고 나면, 상기 반도체 기판(101)의 액티브 영역 상에 게이트 산화막(106)을 열산화 공정으로 성장시킨다. 이후, 도면에 도시되지 않았지만 채널 영역의 문턱 전압을 원하는 값으로 조정하기 위해 예를 들어, BF2 이온과 같은 불순물 이온을 반도체 기판(101)의 표면 근처에 이온 주입한다.
이어서, 상기 게이트 절연막(103) 상에 게이트 전극(104)을 위한 도전층을 적층한다. 상기 게이트 전극(104)을 위한 도전층이 적층되고 나면, 통상의 포토리소그래피 공정을 이용하여 상기 게이트 전극(104)이 형성될 영역의 상기 도전층 상에 게이트 전극(104)의 패턴에 해당하는 식각 마스크용 감광막(도시하지 않음)의 패턴을 형성한다. 이후, 상기 감광막의 패턴 아래의 상기 도전층 및 게이트 절연막(103)을 남기고 나머지 영역의 상기 도전층 및 게이트 절연막(103)을 그 아래의 반도체 기판(101)의 액티브 영역이 노출될 때까지 식각한다. 이에 따라, 게이트 전극(104) 및 게이트 절연막(103)의 패턴이 상기 액티브 영역의 일부분 상에 형성된다.
이와 같은 상태에서 기판(101) 전면에 LDD 영역을 형성하기 위한 저농도의 불순물 이온 주입 공정을 실시한다. 이 때의 불순물 이온은 제 2 도전형의 불순물 이온으로서 구체적으로, p형의 붕소(B) 이온을 5∼50 KeV의 에너지와 1E14∼1E15 ions/cm2의 도즈량의 조건으로 반도체기판(101)의 노출된 액티브영역에 이온주입하여 저농도 불순물 이온 주입 영역을 형성한다. 상기 저농도 불순물 이온 주입 영역은 후속의 열처리 공정을 통해 LDD 영역을 형성한다.
상기 저농도 불순물 이온 주입 공정을 실시한 후에 도 1b에 도시한 바와 같이, 화학기상증착 공정 등을 이용하여 절연막을 증착한다. 상기 절연막의 재질로는 산화막(106) 또는 질화막 또는 산화막(106)과 질화막의 이중층 사용될 수 있으며, 상기 절연막의 두께는 100∼500Å 정도가 바람직하다. 상기 절연막이 적층된 상태에서 이방성 식각 특성을 갖는 건식 식각 공정 예를 들어, 반응성 이온 식각(Reactive Ion Etching) 공정을 이용하여 상기 절연막을 식각시킨다. 이에 따라, 상기 게이트 전극(104) 측벽에만 절연막이 잔존하게 되어 스페이서(105)가 완성된다.
그런 다음, 소스/드레인 영역을 형성하기 위한 고농도의 불순물 이온 주입 공정을 실시한다. 구체적으로 제 2 도전형인 p형 불순물 이온 예를 들어, 붕소(B)를 B+ 또는 BF+2 의 이온 형태로 기판(101) 전면에 주입하여 고농도 이온 주입 영역을 형성한다. 구체적으로, 상기 이온 주입은 2∼30KeV의 에너지와 1E15∼5E15 ions/cm2 의 조건으로 주입될 수 있다.
이와 같은 상태에서, 도 1c에 도시한 바와 같이 상기 게이트 전극(104)을 포함한 기판(101) 전면 상에 인장 응력(Tensile stress)을 갖는 산화막(106)을 500∼3000Å의 두께로 적층한다. 이 때, 상기 산화막(106)은 저압 화학기상증착(Low Pressure Chemical Vapor Deposition, LPCVD) 공정을 이용하여 적층하며 공정 온도는 300∼600℃ 정도가 바람직하다. 그리고, 상기 산화막(106)은 TEOS막 또는 TEOS 계열의 산화막(106)으로 형성할 수 있으며 그 이외에 FSG(Fluorine Silicate Glass)막, USG(Undoped Silicate Glass)막, SiH4, BPSG막(Boro Phosphorous Silicate Glass)막을 사용할 수 있다. 상기 인장 응력을 갖는 산화막(106)이 상기 게이트 전극(104)을 포함한 기판(101) 전면에 적층됨에 따라 상기 게이트 전극(104)에는 상기 산화막(106)의 인장 응력에 대응하여 압축 응력(Compressive stress)이 작용하게 된다. 상기 인장 응력을 갖는 산화막(106)의 두께에 따른 인장 응력의 값은 도 2에 도시한 바와 같이 서로 비례한다.
이어, 상기 기판(101)을 열처리하여 상기 저농도 이온 주입 및 고농도 이온 주입 공정으로 주입된 불순물 이온들을 활성화시킨다. 이 때의 열처리 조건은 급속 열처리 공정을 이용할 수 있으며, 세부적으로 질소(N2)와 같은 불활성 가스 분위기의 800∼1000℃ 하에서 10∼30초가 진행할 수 있다.
한편, 상기 기판(101)의 열처리로 인해 불순물 이온 주입으로 인해 비정질화된 게이트 전극(104) 표면이 재결정화(Recrystallization)된다. 이에 따라, 게이트 전극(104)은 팽창하게 되고 상측의 인장 응력을 갖는 산화막(106)에 의해 더욱 압축 응력을 받게 된다. 또한, 상기 게이트 전극(104)에 압축 응력이 작용하는 만큼 상기 게이트 전극(104)의 하부 즉, 기판(101)에는 상기 압축 응력에 대한 반발력으로 인장 응력이 인가된다.
게이트 전극(104)의 하부 즉, 채널 영역의 기판(101)이 인장 응력을 받게 됨에 따라 채널 영역은 이완되는 효과를 얻을 수 있게 된다. 제한된 영역 내에서 인장 응력을 받아 기판(101)의 물리적 구조가 이완되면 전자 또는 정공의 이동이 자유롭게 된다는 것을 의미한다. 즉, 상기 기판(101)에 인장 응력이 작용함에 따라 전자 또는 정공의 이동도 증가되고 결과적으로 트랜지스터의 구동 전류(Drive current, Idr)가 향상되는 효과를 얻을 수 있다. 도 3은 상기 인장 응력을 갖는 산화막(106)의 두께에 따른 구동 전류의 값을 나타내고 있으며, 산화막(106)의 두께와 구동 전류의 값은 비례함을 알 수 있다.
이어, 도 1d에 도시한 바와 같이 상기 인장 응력을 갖는 산화막(106)을 습식 식각 등을 통하여 제거한 다음, 도 1e에 도시한 바와 같이 고융점 금속층을 상기 게이트 전극(104)을 포함한 기판(101) 전면 상에 스퍼터링 공정 등을 이용하여 적층한 다음 기판(101)의 열처리하여 상기 스페이서(105)를 제외한 부분 즉, 게이트 전극(104) 표면과 소스/드레인 영역의 반도체 기판(101) 표면 상에 실리콘과 금속 간의 실리사이드 반응을 유도한다. 상기 실리사이드 반응을 통해 상기 게이트 전극(104) 표면 및 상기 소스/드레인 영역 상의 반도체 기판(101) 표면에는 살리사이드층(107)(Salicide : Self Aligned Silicide)이 형성된다. 여기서, 상기 고융점 금속의 종류에 따라 상기 살리사이드층(107)은 MoSi2, PdSi2, PtSi2, TaSi
2 및 WSi2 와 같은 물질층으로 형성될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
트랜지스터의 형성이 완료된 상태에서 게이트 전극을 포함한 기판 전면 상에 인장 응력 특성을 갖는 산화막을 적층하여 하부의 게이트 전극에 압축 응력이 작용하도록 하고 상기 게이트 전극의 압축 응력에 대응하여 상기 게이트 전극 하부의 채널 영역의 기판에 인장 응력이 작용하도록 함으로써, 채널 영역의 기판 내에서 전자 또는 정공의 이동도를 향상시켜 궁극적으로 트랜지스터의 구동 전류를 증가시킬 수 있게 된다.
도 1a 내지 1e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2는 인장 응력 특성을 갖는 산화막의 두께에 따른 인장 응력의 값의 변화를 나타낸 그래프.
도 3은 인장 응력 특성을 갖는 산화막의 두께에 따른 구동 전류의 값의 변화를 나타낸 그래프.
<도면의 주요 부분에 대한 설명>
101 : 반도체 기판 102 : 소자분리막
103 : 게이트 전극 104 : 게이트 전극
105 : 스페이서 106 : 산화막
Claims (5)
- 반도체 기판 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;상기 게이트 전극을 포함한 기판 전면 상에 고농도의 불순물 이온을 주입하여 상기 게이트 전극 좌우의 기판 내부에 고농도 불순물 이온 영역을 형성하는 단계;상기 게이트 전극을 포함한 기판 전면 상에 인장 응력 특성을 갖는 산화막을 적층하는 단계;상기 기판을 열처리하여 상기 고농도 불순물 이온 영역을 활성화시킴과 동시에 상기 게이트 전극 및 기판을 재결정화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 500∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 저압 화학기상증착 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 TEOS막, FSG막, USG막, SiH4, BPSG막 중 어느 한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 열처리는 불활성 가스 분위기 하에서 800∼1050℃로 10∼30초간 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098087A KR100598284B1 (ko) | 2003-12-27 | 2003-12-27 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098087A KR100598284B1 (ko) | 2003-12-27 | 2003-12-27 | 반도체 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050066736A true KR20050066736A (ko) | 2005-06-30 |
| KR100598284B1 KR100598284B1 (ko) | 2006-07-07 |
Family
ID=37257770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030098087A KR100598284B1 (ko) | 2003-12-27 | 2003-12-27 | 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100598284B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100933798B1 (ko) * | 2006-12-27 | 2009-12-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
-
2003
- 2003-12-27 KR KR1020030098087A patent/KR100598284B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100933798B1 (ko) * | 2006-12-27 | 2009-12-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR100598284B1 (ko) | 2006-07-07 |
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