KR20050066755A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법을 제공한다. 이에 의하면, 반도체 기판의 액티브 영역 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제 1 다결정 실리콘층을 적층하고, 상기 제 1 다결정 실리콘층 상에 비정질 실리콘층을 적층하고, 상기 비정질 실리콘층에 보론(B) 이온과 같은 불순물의 이온주입층을 형성하고, 상기 비정질 실리콘층을 열처리공정에 의해 재성장시킴으로써 상기 제 1 다결정 실리콘층보다 큰 입계 사이즈를 갖는 제 2 다결정 실리콘층으로 변형시킨다. 이때, 상기 제 1, 2 다결정 실리콘층은 게이트 전극을 구성한다. 이후, 상기 게이트 전극을 가운데 두고 상기 반도체 기판의 액티브 영역에 엘디디 영역을 갖는 소스/드레인을 형성하고, 상기 게이트 전극과 소스/드레인 영역 상에 실리사이드층을 형성한다.
따라서, 본 발명은 상기 반도체 소자의 게이트 전극 내의 도핑된 보론(B) 이온이 상기 게이트 전극 상에 형성되는 실리사이드층으로 확산하는 것을 억제할 수 있다. 또한, 상기 보론(B) 이온이 상기 게이트 절연막을 거쳐 상기 반도체 기판으로 침투하는 것을 억제할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 전극 내의 도핑된 보론 이온이 실리사이드층으로 확산하는 것을 억제함과 아울러 게이트 절연막을 거쳐 반도체 기판으로 침투하는 것을 억제함으로써 전기적인 특성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 미세화가 진행되면, 예를 들어 모스 트랜지스터의 게이트 전극, 소스/드레인 등의 사이즈가 축소되므로 상기 모스 트랜지스터의 채널 길이가 축소된다. 상기 모스 트랜지스터의 채널 길이가 임의의 사이즈 이하로 축소되면, 상기 모스 트랜지스터의 바람직하지 못한 현상, 예를 들어 숏채널 효과(Short Channel Effect: SCE)와 역 숏채널 효과(Reverse Short Channel Effect: RSCE)가 크게 발생하므로 상기 모스 트랜지스터의 문턱전압의 조절이 매우 어려워진다.
상기 숏채널 효과와 역 숏채널 효과를 억제하기 위해서는 상기 모스 트랜지스터의 게이트 전극 길이의 축소와 같은 수평 축소와 함께 상기 모스 트랜지스터의 게이트 절연막 두께 및 소스/드레인 접합(junction) 깊이의 축소와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 구동 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그렇지만, 상기 반도체 소자의 사이즈가 급격히 축소되고 있으나 상기 반도체 소자를 적용한 전자 제품 등에서 요구되는 구동 전압이 여전히 높기 때문에 예를 들어, 일반적인 NMOS 트랜지스터의 경우, 소스에서 주입된 전자가 드레인의 큰 전위 변동(potential gradient) 상태로 인하여 상기 드레인으로 심하게 가속됨으로써 상기 드레인 근처에서 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조를 갖고 있다. 이와 같은 핫 캐리어에 취약한 일반적인 모스 트랜지스터의 구조를 개선하기 위해 엘디디(LDD: lightly doped drain) 구조의 트랜지스터가 도입되었다.
이러한 LDD 구조의 NMOS 트랜지스터에서는 채널과 소스/드레인 사이에 위치한 저농도(n-) 영역의 LDD 영역이 상기 드레인 접합 근처의 높은 드레인-게이트 전압을 완화시킴으로써 심한 전위 변동을 감소시키고 나아가 핫 캐리어의 발생을 억제시킬 수 있다. 상기 LDD 구조의 트랜지스터를 제조하는 여러 가지 기술이 제안되어 왔는데, 이들 기술 중에서 게이트 전극의 양 측벽에 절연막의 스페이서(spacer)를 형성하는 방법이 상기 LDD 구조의 트랜지스터를 제조하는 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로서 사용되고 있다.
최근에 들어, 반도체 소자의 고집적화가 진행됨에 따라 숏채널 효과(SCE)와 역 숏채널 효과(RSCE)를 효과적으로 억제하기 위해 접합 깊이를 아주 얕게 형성시키는 샐로우 정션(shallow junction) 기술이 필수적으로 도입되고 있다. 즉, 보론(B+) 이온이나 BF2+ 이온을 저 이온주입 에너지로 이온주입하는 이온주입 공정에 의해 상기 샐로우 정션을 형성하여 왔다. 그럼에도 불구하고, 반도체 소자의 초고집적화가 더욱 진행됨에 따라 상기 LDD 영역의 접합에 대한 원하는 프로파일을 얻기가 점차 어렵게 되었다.
그러므로, 상기 모스 트랜지스터의 문턱전압을 결정하는 채널 영역의 도핑 농도에는 영향을 주지 않으면서 소스/드레인의 공핍 영역이 수평 방향으로 서로 근접하는 것을 억제하는 할로(Halo) 구조를 추가로 도입하게 되었다.
상기 할로 구조는 상기 모스 트랜지스터의 게이트 전극에 이웃한 소스/드레인의 접합 근처 영역에 상기 소스/드레인의 불순물에 반대되는 타입의 불순물 즉, 할로 이온을 주입시킴으로써 형성될 수 있다. 이는 상기 모스 트랜지스터의 소스/드레인의 접합 근처에 웰(well)의 도핑 농도보다 높은 불순물 농도를 지닌 확산 영역을 형성시킴으로써 상기 소스/드레인 영역의 공핍(depletion) 영역을 축소시키기 위함이다.
이러한 할로 구조를 갖는 종래의 PMOS 트랜지스터에서는 도 1에 도시된 바와 같이, 반도체 기판(10)의 액티브 영역이 상기 반도체 기판(10)의 필드 영역의 소자 분리막(11)에 의해 정의되고, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)을 개재하며 게이트 전극(20)이 형성되고, 상기 게이트 전극(20)을 가운데 두고 상기 반도체 기판(10)의 액티브 영역 내에 P-형 LDD 영역(30)이 형성되고, 상기 LDD 영역(30)의 접합 아래의 반도체 기판(10)에 할로 영역(H)(40)이 형성되고, 상기 게이트 전극(20)의 양 측벽에 절연막의 스페이서(50)가 형성되고, 상기 게이트 전극(20)과 스페이서(50)를 가운데 두고 P+형 소스/드레인 영역(60)이 상기 반도체 기판(10) 내에 형성되고, 상기 게이트 전극(20)과 소스/드레인 영역(60) 상에 실리사이드층(70)이 형성된다.
여기서, 상기 게이트 전극(20)은 다층의 다결정 실리콘층으로 형성되고, 상기 다결정 실리콘층이 예를 들어 보론(B) 이온과 같은 불순물로 도핑된다.
그런데, 종래에는 상기 게이트 전극(20)의 다결정 실리콘층의 입계 사이즈가 비교적 작으므로 상기 게이트 전극(20) 내의 도핑된 보론(B) 이온이 상기 실리사이드층(70)으로 확산하거나, 상기 게이트 절연막(13)을 거쳐 상기 반도체 기판(10)으로 침투한다. 그 결과, 반도체 소자의 전류구동 능력이 저하되고, 문턱전압이 변동하므로 반도체 소자의 전기적인 특성이 저하된다.
따라서, 본 발명의 목적은 게이트 전극 내의 도핑된 불순물이 실리사이드층으로 확산하는 것을 억제하는데 있다.
본 발명의 다른 목적은 게이트 전극 내의 도핑된 불순물이 게이트 절연막을 거쳐 반도체 기판으로 확산하는 것을 억제하는데 있다.
본 발명의 또 다른 목적은 전류구동 능력을 향상시키고 문턱전압의 변화를 억제함으로써 반도체 소자의 전기적인 특성을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 액티브 영역 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 제 1 다결정 실리콘층을 적층하는 단계; 상기 제 1 다결정 실리콘층 상에 비정질 실리콘층을 적층하는 단계; 상기 비정질 실리콘층 내에 게이트 전극 도핑용 불순물의 이온주입층을 형성하는 단계; 상기 비정질 실리콘층을 재성장시킴으로써 상기 제 1 다결정 실리콘층보다 큰 입계 사이즈를 갖는 제 2 다결정 실리콘층으로 변형시키는 단계; 및 사진식각공정을 이용하여 상기 반도체 기판의 게이트 전극 형성 영역 상에 제 2, 1 다결정 실리콘층으로 이루어진 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 비정질 실리콘층을 저온 열처리공정에 의해 재성장시킴으로써 상기 제 2 다결정 실리콘층으로 변형시킬 수 있다.
바람직하게는, 상기 저온 열처리 공정을 500~800℃의 온도와, 질소(N2)가스의 분위기에서 30~90분의 시간동안 진행할 수 있다.
바람직하게는, 상기 비정질 실리콘층을 저압 화학 기상 증착 공정에 의해 적층할 수 있다.
바람직하게는, 상기 비정질 실리콘층을 1000~3000Å의 두께로 적층할 수가 있다.
바람직하게는, 상기 불순물로서 보론 이온을 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(11)을 형성한다.
여기서, 상기 소자 분리막(11)은 통상적인 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 상기 반도체 기판(10)의 필드 영역에 트렌치를 형성하고 상기 트렌치에 산화막과 같은 절연막을 갭 필링(gap filling)한 후 상기 절연막을 평탄화시킴으로써 형성될 수 있다.
물론, 상기 소자 분리막(11)은 상기 샐로우 트렌치 아이솔레이션(STI) 공정에 의해 형성된 것처럼 도시되어 있지만, 로코스(LOCOS: local oxidation of silicon) 공정 등에 의해 형성될 수 있음은 자명한 사실이다.
그런 다음, 상기 반도체 기판(10)의 액티브 영역 상에 예를 들어 열산화공정에 의해 게이트 절연막(13)으로서 산화막을 20~50Å의 두께로 형성한다.
이어서, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 공정을 이용하여 상기 게이트 절연막(13) 상에 제 1 다결정 실리콘층(81)을 1000~3000Å의 두께로 적층한다.
그 다음에, 예를 들어 저압 화학 기상 증착을 이용하여 상기 제 1 다결정 실리콘층(81) 상에 비정질 실리콘층(83)을 1000~3000Å의 두께로 적층한다.
도 2b를 참조하면, 이후, 상기 반도체 기판(10)의 PMOS 트랜지스터를 위한 영역을 노출시키고 상기 반도체 기판(10)의 NMOS 트랜지스터를 위한 영역(미도시)을 마스킹하도록 상기 비정질 실리콘층(83) 상에 이온주입 마스킹층(미도시)을 형성한 후 상기 PMOS 트랜지스터를 위한 영역의 비정질 실리콘층(83)에 상기 PMOS 트랜지스터의 게이트 전극을 도핑하기 위한 불순물, 예를 들어 보론(B) 이온을 이온주입시킨다. 이때, 상기 보론(B) 이온의 이온주입층(84)을 상기 비정질 실리콘층(83) 내에만 형성하도록 상기 보론(B) 이온의 이온주입층(84)의 이온주입 깊이를 결정한다. 상기 보론(B) 이온을 5~50 KeV의 에너지와 1E14~5E15 atom/cm2의 농도로 이온주입시킨다.
이어서, 상기 반도체 기판(10)의 NMOS 트랜지스터를 위한 영역(미도시)을 노출시키고 상기 반도체 기판(10)의 PMOS 트랜지스터를 위한 영역을 마스킹하도록 상기 비정질 실리콘층(83) 상에 이온주입 마스킹층(미도시)을 형성한 후 상기 NMOS 트랜지스터를 위한 영역의 비정질 실리콘층(83)에 상기 NMOS 트랜지스터의 게이트 전극을 도핑하기 위한 불순물, 예를 들어 아세나이드(As) 이온을 이온주입시킨다. 이때, 상기 아세나이드(As) 이온을 10~70 KeV의 에너지와 1E14~5E15 atom/cm2의 농도로 이온주입시킨다.
도 2c를 참조하면, 그런 다음, 도 2b의 비정질 실리콘층(83)을 저온 열처리공정에 의해 재성장(regrowth)시킴으로써 상기 비정질 실리콘층(83)보다 큰 입계(grain boundary) 사이즈를 갖는 제 2 다결정 실리콘층(85)으로 변형시킨다. 이때, 상기 저온 열처리공정은 일반적인 퍼니스(furnace)를 이용하여 500~800℃의 온도와, 질소(N2)가스의 분위기에서 30~90분의 시간동안 진행한다.
도 2d를 참조하면, 이후, 사진식각공정을 이용하여 상기 반도체 기판(10)의 게이트 전극 형성 영역 외측의 제 2, 1 다결정 실리콘층(85),(81)과 게이트 절연막(13)을 제거시킴으로써 상기 반도체 기판(10)의 게이트 전극 형성 영역 상에 게이트 절연막(13)과 제 2, 1 다결정 실리콘층(85),(81)을 형성함과 아울러 상기 반도체 기판(10)의 게이트 전극 형성 영역 외측의 액티브 영역을 노출시킨다.
여기서, 상기 제 1, 2 다결정 실리콘층(81),(85)은 본 발명의 반도체 소자의 게이트 전극으로서의 역할을 담당한다.
도 2e를 참조하면, 이어서, 상기 제 1, 2 다결정 실리콘층(81),(85)을 포함하여 상기 반도체 기판(10)의 전역 상에 라이너 산화막(미도시)을 적층함으로써 상기 제 1, 2 다결정 실리콘층(81),(85)의 식각면에 발생한 플라즈마 식각 손상을 완화시켜준다.
이후, 상기 제 1, 2 다결정 실리콘층(81),(85)을 이온주입 마스킹층으로 이용하여 상기 반도체 기판(10)의 PMOS 트랜지스터 형성 영역의 액티브 영역에 P-형 엘디디 영역 형성을 위한 불순물, 예를 들어 보론(B) 이온을 저농도로 이온주입함으로써 P-형 엘디디 영역을 형성한다.
이때, 도면에 도시하지 않았지만, 감광막의 패턴과 같은 이온주입 마스킹층을 상기 PMOS 트랜지스터 형성 영역을 노출시키고 나머지 NMOS 트랜지스터 형성 영역을 마스킹함은 자명한 사실이다. 이와 유사하게, NMOS 트랜지스터의 N-형 엘디디 영역을 형성할 때에는 감광막의 패턴과 같은 이온주입 마스킹층을 상기 NMOS 트랜지스터 형성 영역을 노출시키고 나머지 PMOS 트랜지스터 형성 영역을 마스킹함은 자명한 사실이다.
또한, 상기 다결정 실리콘층(81),(85)을 이온주입 마스킹층으로 이용하여 상기 반도체 기판(10)의 PMOS 트랜지스터 형성 영역의 액티브 영역에 할로 영역 형성을 위한 불순물, 예를 들어 보론(B) 이온을 저농도로 이온주입함으로써 할로 영역(H)을 형성한다.
도 2f를 참조하면, 이어서, 상기 반도체 기판(10)의 전역 상에 절연막, 예를 들어 질화막을 적층한 후 상기 질화막을 에치백(etch back) 공정에 의해 처리함으로써 상기 제 2, 1 다결정 실리콘층(85),(81)의 측벽에 상기 질화막으로 이루어진 스페이서(87)를 형성한다.
그런 다음, 상기 제 2, 1 다결정 실리콘층(85),(81)과 스페이서(87)를 이온주입 마스킹층으로 이용하여 상기 반도체 기판(10)의 PMOS 트랜지스터 형성 영역의 액티브 영역에 소스/드레인 영역 형성을 위한 불순물, 예를 들어 보론(B) 이온을 고농도로 이온주입함으로써 P+형 소스/드레인 영역을 형성한다.
이때, 도면에 도시하지 않았지만, 감광막의 패턴과 같은 이온주입 마스킹층을 상기 PMOS 트랜지스터 형성 영역을 노출시키고 나머지 NMOS 트랜지스터 형성 영역을 마스킹함은 자명한 사실이다. 이와 유사하게, NMOS 트랜지스터의 소스/드레인 영역을 형성할 때에는 감광막의 패턴과 같은 이온주입 마스킹층을 상기 NMOS 트랜지스터 형성 영역을 노출시키고 나머지 PMOS 트랜지스터 형성 영역을 마스킹함은 자명한 사실이다.
이어서, 통상적인 살리사이드공정을 이용하여 상기 제 2 다결정 실리콘층(85)과 P+형 소스/드레인 영역 상에 실리사이드층(90), 예를 들어 Ti 실리사이드층을 형성함으로써 본 발명의 반도체 소자의 제조 공정을 완료한다.
따라서, 본 발명은 상기 제 2 다결정 실리콘층(85)의 입계 사이즈를 상기 제 1 다결정 실리콘층(81)의 입계 사이즈보다 크게 형성하므로 본 발명의 게이트 전극 내의 도핑된 불순물, 즉 보론(B) 이온이 종래에 비하여 상기 실리사이드층(90)으로 확산하는 것을 억제할 수가 있다.
또한, 상기 보론(B) 이온의 이온주입층을 상기 제 2 다결정 실리콘층(85)에만 형성하고 상기 제 1 다결정 실리콘층(81)에 형성하지 않으므로 본 발명의 게이트 전극 내의 도핑된 불순물, 즉 보론(B) 이온이 종래에 비하여 상기 게이트 절연막(13)을 거쳐 반도체 기판(10)으로 침투하는 것을 억제할 수 있다.
따라서, 본 발명은 반도체 소자의 게이트 전극을 당초의 원하는 고농도로 유지할 수 있으므로 반도체 소자의 전류구동 능력을 향상시키고 문턱전압의 변동을 억제할 수 있다. 그 결과, 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제 1 다결정 실리콘층을 적층하고, 상기 제 1 다결정 실리콘층 상에 비정질 실리콘층을 적층하고, 상기 비정질 실리콘층에 보론(B) 이온과 같은 불순물의 이온주입층을 형성하고, 상기 비정질 실리콘층을 열처리공정에 의해 재성장시킴으로써 상기 제 1 다결정 실리콘층보다 큰 입계 사이즈를 갖는 제 2 다결정 실리콘층으로 변형시킨다. 상기 제 1, 2 다결정 실리콘층은 게이트 전극을 구성한다.
따라서, 본 발명은 상기 반도체 소자의 게이트 전극 내의 도핑된 보론(B) 이온이 상기 게이트 전극 상에 형성되는 실리사이드층으로 확산하는 것을 억제할 수 있다. 또한, 상기 보론(B) 이온이 상기 게이트 절연막을 거쳐 상기 반도체 기판으로 침투하는 것을 억제할 수 있다.
따라서, 반도체 소자의 전류구동 능력이 향상되고 문턱전압의 변동이 억제될 수 있으므로 반도체 소자의 전기적인 특성이 향상될 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 종래 기술에 의한 반도체 소자를 나타낸 단면 구조도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
Claims (6)
- 반도체 기판의 액티브 영역 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 제 1 다결정 실리콘층을 적층하는 단계;상기 제 1 다결정 실리콘층 상에 비정질 실리콘층을 적층하는 단계;상기 비정질 실리콘층 내에 게이트 전극 도핑용 불순물의 이온주입층을 형성하는 단계;상기 비정질 실리콘층을 재성장시킴으로써 상기 제 1 다결정 실리콘층보다 큰 입계 사이즈를 갖는 제 2 다결정 실리콘층으로 변형시키는 단계; 및사진식각공정을 이용하여 상기 반도체 기판의 게이트 전극 형성 영역 상에 제 2, 1 다결정 실리콘층으로 이루어진 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 비정질 실리콘층을 저온 열처리공정에 의해 재성장시킴으로써 상기 제 2 다결정 실리콘층으로 변형시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 저온 열처리 공정을 500~800℃의 온도와, 질소(N2)가스의 분위기에서 30~90분의 시간동안 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 비정질 실리콘층을 저압 화학 기상 증착 공정에 의해 적층하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서, 상기 비정질 실리콘층을 1000~3000Å의 두께로 적층하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 불순물로서 보론 이온을 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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