KR20050029456A - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판의 액티브 영역 상에 게이트 절연막을 형성시키고, 상기 게이트 절연막 상에 게이트 전극을 위한 다결정 실리콘층을 증착시키고, 상기 다결정 실리콘층에 알곤(Ar+) 이온을 이온주입시키고, 상기 다결정 실리콘층을 게이트 전극을 위한 패턴으로 형성시키고, 상기 게이트 전극과 액티브 영역에 BF2+ 이온과 같은 P형 이온을 이온주입시키고, 열처리 공정에 의해 P형 LDD 영역을 확산시킨다. 이후, 상기 게이트 전극의 양 측벽에 스페이서를 형성시키고, 상기 게이트 전극과 스페이서를 가운데 두고 상기 액티브 영역에 소스/드레인 영역을 확산시킨다.
따라서, 상기 LDD 영역의 보론(B+) 이온을 열처리 공정에 의해 확산시킬 때, 상기 알곤 이온이 상기 게이트 전극 내에서 보론(B+) 이온이 상기 게이트 절연막을 침투하여 채널 영역으로 확산하는 것을 억제할 수 있다. 이는 문턱전압을 안정시키고 누설전류를 저감시키는 등의 전기적 특성을 향상시킨다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 피모스(PMOS) 트랜지스터의 게이트 전극 내의 보론 이온이 게이트 절연막을 침투하여 채널 영역으로 확산하는 것을 억제시킴으로써 문턱 전압(Threshold Voltage: VT)을 안정화시키도록 한 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 사이즈가 축소되면서 반도체 소자, 예를 들어 모스 트랜지스터의 채널 길이도 함께 축소된다. 그러나, 상기 모스 트랜지스터의 채널 길이가 축소되면, 상기 모스 트랜지스터의 바람직하지 못한 전기적 특성, 예를 들어 숏채널 효과(Short Channel Effect: SCE) 등이 발생한다.
상기 숏채널 효과를 해결하려면, 상기 모스 트랜지스터의 게이트 전극 길이의 축소와 같은 수평 축소와 함께 상기 모스 트랜지스터의 게이트 절연막 두께 및 소스/드레인 접합(junction) 깊이의 축소와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 구동 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그렇지만, 상기 반도체 소자의 사이즈가 급격히 축소되고 있으나 상기 반도체 소자를 적용한 전자 제품 등에서 요구되는 구동 전압이 여전히 높기 때문에 예를 들어, 엔모스(NMOS) 트랜지스터의 경우, 소스 영역에서 주입된 전자가 드레인 영역의 큰 전위 변동(potential gradient) 상태로 인하여 상기 드레인으로 심하게 가속됨으로써 상기 드레인 근처에서 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조를 갖고 있다. 이와 같은 핫 캐리어에 취약한 일반적인 모스 트랜지스터의 구조를 개선하기 위해 엘디디(LDD: lightly doped drain) 구조가 도입되었다.
이러한 LDD 구조의 NMOS 트랜지스터에서는 채널 영역과 소스/드레인 영역 사이에 위치한 저농도(n-) 영역의 LDD 영역이 상기 드레인 영역의 접합 근처에서의 높은 드레인-게이트 전압을 완화시킴으로써 상기 심한 전위 변동을 감소시키고 나아가 핫 캐리어의 발생을 억제시킬 수 있다. 상기 LDD 구조의 트랜지스터를 제조하는 여러 가지 기술이 제안되어 왔는데, 이들 기술 중에서 게이트 전극의 양 측벽에 절연막의 스페이서(spacer)를 형성하는 방법이 상기 LDD 구조의 트랜지스터를 제조하는 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로서 사용되고 있다.
최근, 반도체 소자의 고집적화가 진행됨에 따라 숏 채널 효과(SCE)를 효과적으로 억제하기 위해 접합 깊이를 아주 얕게 형성시키는 샐로우 정션(shallow junction) 기술이 필수적으로 도입되고 있다. 즉, 보론(B+) 이온이나 BF2+ 이온을 저 이온주입 에너지로 이온주입하는 이온주입 공정에 의해 상기 샐로우 정션을 형성하여 왔다. 그럼에도 불구하고, 반도체 소자의 고집적화가 더욱 진행됨에 따라 모스 트랜지스터의 LDD 영역의 접합에 대한 원하는 도핑 프로파일을 확보하기가 점차 어려워지고 있다. 이에 따라, 상기 모스 트랜지스터의 문턱전압(Threshold Voltage: VT)을 결정하는 채널 영역의 도핑 농도에는 영향을 주지 않으면서 소스/드레인 영역의 공핍(depletion) 영역이 서로 근접하는 것을 억제하기 위한 할로(HALO) 구조를 추가로 도입하게 되었다.
상기 할로 구조는 상기 모스 트랜지스터의 게이트 전극에 이웃한 소스/드레인 영역의 접합 근처 부분에 상기 소스/드레인 영역의 불순물 이온에 반대되는 타입의 불순물 이온 즉, 할로 이온을 주입시킴으로써 형성될 수 있다. 이는 상기 모스 트랜지스터의 소스/드레인 영역의 접합 근처에 웰(well)의 도핑농도보다 높은 농도를 지닌 확산 영역을 형성시킴으로써 상기 소스/드레인 영역의 공핍 영역을 축소시킨다.
이러한 할로 구조를 갖는 종래의 피모스(PMOS) 트랜지스터에서는 도 1에 도시된 바와 같이, 반도체 기판(10)의 액티브 영역이 상기 반도체 기판(10)의 필드 영역에 형성된 소자 분리막(11)에 의해 정의되고, 상기 액티브 영역 상에 게이트 전극(20)이 형성되고, 상기 게이트 전극(20)을 가운데 두고 상기 반도체 기판(10) 내에 P-형 LDD 영역(30)이 형성되고, 상기 LDD 영역(30)의 접합에 이웃한 게이트 전극(20) 아래의 반도체 기판(10)에 할로 영역(H)(40)이 형성되고, 상기 게이트 전극(20)의 양 측벽에 절연막의 스페이서(50)가 형성되고, 상기 게이트 전극(20)과 스페이서(50)를 가운데 두고 P+형 소스/드레인 영역(60)이 상기 반도체 기판(10) 내에 형성된다. 또한 상기 게이트 전극(20)과 상기 반도체 기판(10) 사이에 게이트 절연막(21)이 존재한다.
그런데, 종래의 피모스 트랜지스터의 경우, 상기 게이트 전극(20)의 도핑을 위해 상기 게이트 절연막(21) 상에 게이트 전극(20)을 위한 다결정 실리콘층을 증착시키고 상기 다결정 실리콘층에 보론 이온을 이온주입한 후 상기 보론 이온을 열처리 공정에 의해 확산시킨다. 이때, 상기 게이트 절연막(21), 예를 들어 게이트 산화막이 수십 Å 이하의 두께로 얇으므로 상기 보론 이온이 상기 게이트 절연막(21)을 침투하여 채널 영역으로 확산한다.
이를 개선하기 위해 상기 게이트 절연막(21)에 질소 이온을 이온주입하는 방법을 사용하고 있으나, 상기 질소 이온을 충분히 이온주입할 수 없는 한계가 있으므로 상기 보론 이온이 상기 게이트 절연막(21)을 침투하여 채널 영역으로 확산하는 것을 충분히 억제할 수가 없다. 이는 상기 트랜지스터의 문턱전압(VT)을 당초의 정해진 값과 다르게 변화시킴으로써 상기 트랜지스터의 턴온(turn-on) 및 턴오프(turn-off)에 대한 동작 구분을 불분명하게 만든다. 그 결과, 상기 트랜지스터의 오동작이나 동작 불량이 발생하거나 또한 누설전류(leakage current)가 증가하는 등 전기적 특성이 저하된다.
따라서, 본 발명의 목적은 P형 모스 트랜지스터의 게이트 전극의 보론 이온이 게이트 절연막을 침투하여 채널 영역으로 확산하는 것을 방지하는데 있다.
본 발명의 다른 목적은 문턱전압을 안정화시킴으로써 전기적 특성을 향상시키는데 있다.
본 발명의 또 다른 목적은 누설전류의 증가를 억제시킴으로써 전기적 특성을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자 제조 방법은
반도체 기판의 액티브 영역 상에 게이트 절연막을 형성시키는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성시키는 단계; 상기 액티브 영역에 보론을 함유한 피형 엘디디 영역 형성 이온을 저농도로 이온주입시키는 단계; 및 상기 엘디디 영역 형성 이온을 열처리 공정에 의해 확산시킴으로써 피형 엘디디 영역을 형성시키는 단계를 포함하는 반도체 소자 제조 방법에 있어서,
상기 다결정 실리콘층을 형성시키는 단계는
상기 게이트 절연막 상에 다결정 실리콘층을 증착시키는 단계; 상기 열처리 공정을 진행하는 동안에 상기 엘디디 영역 형성 이온의 보론 이온이 채널 영역으로 확산하는 것을 억제하기 위해 상기 다결정 실리콘층에 소정의 이온을 이온주입시키는 단계; 및 상기 다결정 실리콘층을 상기 게이트 전극의 패턴으로 형성시키는 단계를 포함하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 소정의 이온으로서 알곤 이온을 이온주입시킬 수가 있다. 또한, 상기 알곤 이온을 3~20 KeV의 이온주입 에너지와, 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2의 이온주입 농도로 이온주입시키는 것이 바람직하다.
바람직하게는, 상기 엘디디 영역 형성 이온으로서 BF2+ 이온을 이온주입시킬 수가 있다. 또한, 상기 BF2+ 이온을 3~20 KeV의 이온주입 에너지와, 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2의 이온주입 농도로 이온주입시키는 것이 바람직하다.
바람직하게는, 상기 BF2+ 이온을 급속 열처리 공정에 의해 확산시킬 수 있다. 또한, 상기 BF2+ 이온을 900~1050℃의 온도와 질소 가스의 분위기에서 10~20초의 시간동안 확산시키는 것이 바람직하다.
따라서, 본 발명은 게이트 전극 내에서 알곤 이온이 BF2+ 이온의 확산을 억제시키므로 피형 모스트랜지스터의 문턱전압을 안정시키고 누설전류를 저감시킬 수 있다.
이하, 본 발명에 의한 반도체 소자 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 단결정 실리콘 기판의 액티브 영역간의 전기적 절연(isolation)을 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation) 공정 등을 이용하여 상기 반도체 기판(10)의 필드영역에 산화막과 같은 절연막의 소자 분리막(11)을 형성시킨다. 여기서, 상기 반도체 기판(10)의 단결정 실리콘 기판으로는 제 1 도전형 단결정 실리콘 기판이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. 본 발명은 설명의 편의상 제 1 도전형이 n 형인 경우를 기준으로 설명하기로 한다.
여기서, 도면에서 도시하지 않았으나, 상기 소자 분리막(11)의 형성 후에 문턱전압(VT)의 조절을 위한 이온주입, 펀치 스루(punch through)를 방지하기 위한 이온주입, 채널 스토퍼(channel stopper) 형성을 위한 이온주입, 웰(well) 형성을 위한 이온주입을 추가로 진행할 수 있으며, 이에 대한 설명을 설명의 편의상 설명의 간단함을 위해 생략하기로 한다.
상기 소자 분리막(11)의 형성이 완료되고 나면, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(21), 예를 들어 게이트 산화막을 열산화(thermal oxidation) 공정에 의해 수십 Å의 두께로 성장시킨다. 이후, 상기 게이트 전극(20)의 다결정 실리콘층을 도핑(doping)할 보론 이온이 상기 게이트 절연막(21)을 침투하여 채널 영역으로 확산하는 것을 억제하기 위해 예를 들어 상기 게이트 절연막(21)에 질소 이온을 이온주입시킨다.
이어서, 상기 게이트 절연막(21) 상에 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정에 의해 게이트 전극(20)을 위한 도전층, 예를 들어 다결정 실리콘층을 1500~3000Å의 두께로 증착시킨다.
한편, 상기 게이트 전극(20)을 위한 도전층을 다결정 실리콘층의 단일층으로 구성하는 대신에 상기 다결정 실리콘층과 후속 공정에 의해 상기 다결정 실리콘층 상의 실리사이드층의 복수층으로 구성하는 것도 가능하다.
도 2b를 참조하면, 상기 게이트 전극(20)을 위한 다결정 실리콘층이 적층되고 나면, 도 2c의 게이트 전극(20) 내의 이온주입될 보론(B+) 이온이 후속의 열처리 공정 동안에 게이트 절연막(21)을 침투하여 채널 영역으로 확산하는 것을 억제하기 위한 이온, 예를 들어 알곤(Ar+) 이온을 상기 다결정 실리콘층에 이온주입시킨다. 바람직하게는, 상기 알곤 이온의 이온주입 에너지가 3~20 KeV이고, 이온주입 농도가 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2 이다.
여기서, 상기 알곤 이온은 상기 다결정 실리콘층에 버블형 결함(bubble-like defect)을 형성시키므로 도 2c 및 도 2d에 도시된 바와 같이, P형 LDD 영역 형성을 위한 이온, 예를 들어 BF2+ 이온을 이온주입시킨 후 상기 보론(B+) 이온을 열처리 공정에 의해 확산시킴으로써 LDD 영역(70)을 형성시킬 때 상기 버블형 결함이 F+ 이온을 게터링(gettering)한다. 이는 상기 보론 이온이 상기 게이트 전극(20) 내에서 확산하는 것을 억제시키고 나아가 게이트 절연막(21)을 침투하여 채널 영역으로 확산하는 것을 억제시킬 수 있다. 그 결과, 문턱전압의 변화가 억제될 수 있다.
도 2c를 참조하면, 상기 알곤 이온의 이온주입이 완료되고 나면, 통상의 사진식각 공정을 이용하여 상기 다결정 실리콘층의 게이트 전극 형성 영역 상에 상기 게이트 전극(20)의 패턴에 해당하는 식각 마스크(미도시), 예를 들어 감광막의 패턴을 형성한다.
이후, 상기 감광막의 패턴 아래의 상기 다결정 실리콘층 및 게이트 절연막(21)을 남기고 나머지 영역의 상기 다결정 실리콘층 및 게이트 절연막을 완전히 식각시킨다. 따라서, 상기 게이트 전극(20) 및 게이트 절연막(21)의 패턴이 상기 게이트 전극 형성 영역 상에 형성되고 상기 게이트 전극(20) 외측의 액티브 영역이 노출된다. 이후, 상기 감광막의 패턴을 제거시킨다.
상기 게이트 전극(20)의 패턴이 형성되고 나면, 상기 게이트 전극(20)의 패턴을 이온주입 마스크로서 이용하여 상기 노출된 액티브 영역에 보론을 함유한 P형 엘디디 영역 형성 이온, 예를 들어 BF2+ 이온을 저농도로 이온주입시킨다. 바람직하게는, 상기 BF2+ 이온의 이온주입 에너지가 3~20 KeV이고, 이온주입 농도가 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2 이다.
도 2d를 참조하면, 상기 BF2+ 이온의 이온주입이 완료되고 나면, 열처리 공정, 예를 들어 급속 열처리(rapid thermal process: RTP) 공정을 이용하여 보론(B+) 이온을 확산시킴으로써 P-형 LDD 영역(70)을 형성시킨다. 바람직하게는, 상기 급속 열처리 공정을 900~1050℃의 온도와 불활성 가스, 예를 들어 질소(N2) 가스의 분위기에서 10~20초의 시간동안 진행한다.
이때, 도 2b에 도시된 바와 같이, 상기 알곤 이온의 이온주입에 의해 상기 게이트 전극(20) 내에 미리 형성된 버블형 결함이 F+ 이온을 게터링하는데, 이는 상기 보론(B+) 이온이 상기 게이트 전극(20) 내에서 확산하는 것을 억제시킨다.
따라서, 본 발명은 상기 게이트 전극(20)의 보론(B+) 이온이 게이트 절연막(21)을 침투하여 채널영역으로 확산하는 것을 억제시킬 수 있으므로 문턱전압을 안정화시키고 누설 전류를 감소시키는 등의 전기적 특성을 향상시킬 수가 있다.
도 2e를 참조하면, 상기 LDD 영역(70)이 형성되고 나면, 상기 게이트 전극(20)을 포함한 모든 영역 상에 스페이서(50)를 위한 절연막, 예를 들어 질화막을 화학 기상 증착 공정 등에 의해 증착시킨다. 이후, P+형 소스/드레인 영역(80)을 위한 반도체 기판(10)의 액티브 영역의 표면을 노출시키기 위해 상기 질화막을 비등방성 식각 특성을 갖는 건식 식각 공정에 의해 식각시킨다. 따라서, 상기 게이트 전극(20)의 양 측벽에 스페이서(50)가 형성된다.
이후, 상기 게이트 전극(20)과 상기 스페이서(50)를 이온주입 마스크로 이용하여 상기 노출된 액티브 영역에 상기 소스/드레인 영역(80)을 위한 P형 불순물, 예를 들어 보론(B+) 이온을 고농도로 이온주입시킨다. 그런 다음, 열처리 공정을 이용하여 상기 소스/드레인 영역(80)의 접합을 형성시킨다. 따라서, 이와 같은 일련의 제조 공정을 진행함으로써 본 발명의 반도체 소자 제조 방법을 완료한다.
이후, 도면에 도시하지 않았으나, 상기 소스/드레인 영역과 상기 게이트 전극 상에 실리사이드층을 형성시키는 실리사이드 공정, 콘택 공정, 금속배선 공정 등과 같은 후속 공정을 진행함으로써 트랜지스터의 구조를 완성할 수 있다. 이에 대한 상세한 설명은 본 발명의 요지에 관련성이 적으므로 설명의 편의상 생략하기로 한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 제조 방법은 반도체 기판의 액티브 영역 상에 게이트 절연막을 형성시키고, 상기 게이트 절연막 상에 게이트 전극을 위한 다결정 실리콘층을 증착시키고, 상기 다결정 실리콘층에 알곤(Ar+) 이온을 이온주입시키고, 상기 다결정 실리콘층을 게이트 전극을 위한 패턴으로 형성시키고, 상기 게이트 전극과 액티브 영역에 BF2+ 이온과 같은 P형 이온을 이온주입시키고, 열처리 공정에 의해 P형 LDD 영역을 확산시킨다. 이후, 상기 게이트 전극의 양 측벽에 스페이서를 형성시키고, 상기 게이트 전극과 스페이서를 가운데 두고 상기 액티브 영역에 소스/드레인 영역을 확산시킨다.
따라서, 상기 LDD 영역의 보론(B+) 이온을 열처리 공정에 의해 확산시킬 때, 상기 알곤 이온이 상기 게이트 전극 내의 보론(B+) 이온이 상기 게이트 절연막을 침투하여 채널 영역으로 확산하는 것을 억제시킨다. 이는 문턱전압을 안정시키고 누설전류를 저감시키는 등의 전기적 특성을 향상시킨다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분 야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 종래 기술에 의한 반도체 소자를 나타낸 단면 구조도.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자 제조 방법을 나타낸 단면 공정도.
Claims (8)
- 반도체 기판의 액티브 영역 상에 게이트 절연막을 형성시키는 단계;상기 게이트 절연막 상에 게이트 전극을 형성시키는 단계;상기 액티브 영역에 보론을 함유한 피형 엘디디 영역 형성 이온을 저농도로 이온주입시키는 단계; 및상기 엘디디 영역 형성 이온을 열처리 공정에 의해 확산시킴으로써 피형 엘디디 영역을 형성시키는 단계를 포함하는 반도체 소자 제조 방법에 있어서,상기 다결정 실리콘층을 형성시키는 단계는상기 게이트 절연막 상에 다결정 실리콘층을 증착시키는 단계;상기 열처리 공정을 진행하는 동안에 상기 게이트 전극 내의 보론 이온이 상기 게이트 절연막을 침투하여 채널 영역으로 확산하는 것을 억제하기 위해 상기 다결정 실리콘층에 소정의 이온을 이온주입시키는 단계; 및상기 다결정 실리콘층을 상기 게이트 전극의 패턴으로 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 소정의 이온으로서 알곤 이온을 이온주입시키는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 알곤 이온을 3~20 KeV의 이온주입 에너지와, 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2의 이온주입 농도로 이온주입시키는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 내지 제 3 항 중 한 항에 있어서, 상기 엘디디 영역 형성 이온으로서 BF2+ 이온을 이온주입시키는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서, 상기 BF2+ 이온을 3~20 KeV의 이온주입 에너지와, 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2의 이온주입 농도로 이온주입시키는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 5 항에 있어서, 상기 BF2+ 이온을 급속 열처리 공정에 의해 확산시키는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 6 항에 있어서, 상기 BF2+ 이온을 900~1050℃의 온도에서 확산시키는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 7 항에 있어서, 상기 BF2+ 이온을 900~1050℃의 온도와 질소 가스의 분위기에서 10~20초의 시간동안 확산시키는 것을 특징으로 하는 반도체 소자 제조 방법.
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|---|---|---|---|---|
| KR100937655B1 (ko) * | 2007-10-10 | 2010-01-19 | 주식회사 동부하이텍 | 반도체 소자 제조 방법 |
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