KR100937655B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자 제조 방법은,반도체 기판상에 게이트 패턴을 형성하는 단계 및 2V 내지 4V의 중위 전압(Medium voltage)에서 구동하는 트랜지스터의 게이트 패턴을 마스크로 사용하여 반도체 기판에 BF2 이온을 1.8E14 내지 2.1E14 도즈량으로 임플란트하여 얕은 접합(shallow junction)을 형성하는 단계를 포함하여 이루어지는 것이다.
3.3V, 중위 전압, LDD 임플란트, 반도체 소자

Description

반도체 소자 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자 제조 방법에 있어서, 특히 중위전압에서 구동하는 트랜지스터의 LDD(lightly doped drain) 임플란트 방법에 관한 것이다.
일반적으로, 반도체 소자의 트랜지스터를 구동시키는 전압은 여러 가지이며, 그 구동 전압에 따라 각각 적용하는 임플란트 스키마(implant scheme)도 모두 다르다.
특히, 3.3V 중위전압(medium voltage)에서 구동하는 트랜지스터의 LDD(lightly doped drain) 임플란트는 얕은 접합(shallow junction)을 형성하기 위해 선비정질화(Pre-Amorphization) 후, LDD 임플란트를 수행하는 2단계로 이루어진다.
이하, 첨부된 도면을 참고하여 종래기술에 따른 중위전압에서 구동하는 트랜지스터의 LDD 임플란트 방법에 대해 설명하기로 한다.
도 1a 내지 도 1b는 종래기술에 따른 LDD 임플란트를 나타내는 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 소자분리막(2)을 구비하는 반도체 기판(1)에 게이트 패턴(3)을 마스크로 A 물질을 임플란트한다. 그러면, 상기 A 물질이 임 플란트된 반도체 기판 영역(4)이 선비정질화(Pre-Amorphization) 된다. 이때, 상기 반도체 기판(1)을 선비정질화시키기 위한 A 물질은 Ge이고, 상기 A 물질을 임플란트하기 위한 공정조건은 0°의 각도(tilt) 및 방향(orient)으로 주입하되, 15KeV 에너지로 4.1E14 정도 주입하는 것이다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 반도체 기판(1)에 상기 게이트 패턴(3)을 마스크로 B 물질을 임플란트한다. 그러면 상기 선비정질화된 반도체 기판 영역에 얕은 접합(shallow junction)이 형성된다. 이때, 상기 B 물질은 BF2이고, 상기 B 물질을 임플란트하기 위한 공정조건은 0°의 각도(tilt) 및 방향(orient)으로 주입하되, 10KeV 에너지로 3E14 정도 주입하는 것이다.
그러나, 상기와 같은 종래기술에 따른 LDD 임플란트는 2단계에 의해 이루어지므로, 공정 시간 및 공정 비용이 증가하는 문제점이 있다.
본 발명의 목적은 상기한 문제점을 감안하여 안출한 것으로서, 3.3V의 중위 전압(Medium voltage)에서 LDD 임플란트를 1단계에 걸쳐 실시하여 공정 시간 및 공정 비용을 감소시키는 반도체 소자의 제조 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 반도체 소자 제조 방법의 일 특징은, 반도체 기판상에 게이트 패턴을 형성하는 단계 및 2V 내지 4V의 중위 전압(Medium voltage)에서 구동하는 트랜지스터의 게이트 패턴을 마스크로 사용하여 반도체 기판에 BF2 이온을 1.8E14 내지 2.1E14 도즈량으로 임플란트하여 얕은 접합(shallow junction)을 형성하는 단계를 포함하여 이루어지는 것이다.
보다 바람직하게, 상기 게이트 패턴 하단에 게이트 산화막을 형성하는 단계를 더 포함한다.
보다 바람직하게, 상기 게이트 패턴은 폴리실리콘층으로 이루어진다.
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이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 제조 방법은, 기존의 2 단계를 통해 이루어지는 LDD 임플란트 공정을 1 단계로 단축함으로써, 공정 시간 및 공정 비용을 감소시킬 수 있는 효과가 있다.
또한, 반도체 소자의 특성에 영향을 주지 않고, LDD 임플란트를 최적화할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 2는 본 발명의 일실시 예에 따른 LDD 임플란트 공정조건을 나타내는 표이고, 도 3은 본 발명의 일실시 예에 따라 공정조건을 달리하여 LDD 임플란트를 수행한 결과를 나타낸 그래프이다.
먼저, 도 2는 반도체 기판에 LDD 영역을 형성하기 위한 LDD 임플란트의 공정조건을 나타낸 것으로서, 각각의 공정조건을 달리하여 G1, G2, G3 및 G4로 나타내었다.
먼저, G1은 종래기술에 따른 LDD 임플란트 공정조건인 것으로서, Ge 이온을 15KeV 에너지로 4.1E14 도즈(dose)량 주입한 후, 상기 Ge 이온이 주입된 영역에 BF2 이온을 10KeV 에너지로 3E14 도즈량 주입하는 것이다.
상기 G1에 따르면, 종래기술에 따른 LDD 임플란트 공정은 선비정질화(Pre Amorphization)를 위한 Ge 이온 임플란트 및 얕은 접합(shallow junction)을 위한 BF2 이온 임플란트의 2 단계로 이루어짐을 알 수 있다.
그리고, G2는 종래에 2 단계로 이루어지는 공정을 모두 진행하지 않고, I-V 특성을 관찰한 것이다.
또한, G3 및 G4는 종래에 1 단계에 수행되는 선비정질화 공정을 건너뛰고, 2 단계에 수행되는 BF2 이온 임플란트시, 공정조건을 달리하여 수행한 것이다. 보다 구체적으로, G3은 BF2 이온을 5KeV 에너지로 1.8E14 도즈량 주입한 것이고, G4는 BF2 이온을 5KeV 에너지로 2.1E14 도즈량 주입한 것이다.
도 3은 도 2의 공정조건에 따라 임플란트를 수행한 결과에 따라, 전기적 특성을 측정한 것을 나타내는 그래프이다.
전기적 데이터 분석 결과, 타겟(target)은 약 -300㎂로서, 1 단계의 선비정질화 공정 및 2 단계의 BF2 이온 임플란트 공정을 모두 skip한 G2의 경우, 타겟에서 매우 많이 벗어난 것을 관찰할 수 있다.
반면, 1 단계 선비정질화 공정만 skip한 G3 및 G4의 경우, 기존의 G1에 비해 IDR 값이 30% 줄었지만, 타겟에 만족함을 알 수 있다.
도 4는 본 발명의 일실시 예에 따른 LDD 임플란트 방법을 나타내는 공정 단면도이다.
도 4에 도시된 바와 같이, 1 단계 이온 임플란트를 통해 3.3V의 중위 전압 (medium voltage)에서 LDD 임플란트를 수행한다. 상기 LDD 임플란트를 위한 BF2 이 온의 임플란트 공정조건은 5KeV의 에너지로 1.8E14 도즈량 임플란트하거나, 5KeV의 에너지로 1.8E14 도즈량 임플란트하는 것이다. 또한, 이때, 상기 BF2 이온을 임플란트하기 위한 각도(tilt) 및 방향(orient)은 0°이다.
지금까지 본 발명의 구체적인 구현 예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현 예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
도 1a 내지 도 1b는 종래기술에 따른 LDD 임플란트 방법을 나타내는 공정 단면도.
도 2는 본 발명의 일실시 예에 따른 LDD 임플란트 공정조건을 나타내는 표.
도 3은 본 발명의 일실시 예에 따라 공정조건을 달리하여 LDD 임플란트를 수행한 결과를 나타낸 그래프.
도 4는 본 발명의 일실시 예에 따른 LDD 임플란트 방법을 나타내는 공정 단면도.

Claims (5)

  1. 반도체 기판상에 게이트 패턴을 형성하는 단계; 및
    2V 내지 4V의 중위 전압(Medium voltage)에서 구동하는 트랜지스터의 상기 게이트 패턴을 마스크로 사용하여 상기 반도체 기판에 BF2 이온을 1.8E14 내지 2.1E14 도즈량으로 임플란트하여 얕은 접합(shallow junction)을 형성하는 단계를 포함하여 이루어지는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 패턴 하단에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 게이트 패턴은 폴리실리콘층으로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
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