KR20090011493A - 반도체 소자 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 125000006850 spacer group Chemical group 0.000 claims abstract description 26
- 230000008569 process Effects 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 150000002500 ions Chemical class 0.000 claims description 42
- 238000005468 ion implantation Methods 0.000 claims description 41
- 238000001020 plasma etching Methods 0.000 claims description 15
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 13
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000004151 rapid thermal annealing Methods 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 2
- 238000002513 implantation Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 11
- 238000009826 distribution Methods 0.000 abstract description 7
- 239000007943 implant Substances 0.000 abstract description 4
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 24
- 239000012535 impurity Substances 0.000 description 11
- 230000009467 reduction Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 238000007567 mass-production technique Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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Abstract
본 발명은 반도체 소자 제조 방법에 있어서, 특히 반도체 소자의 LDD 영역에 2차에 걸친 이온주입 공정을 실시함으로써, 상기 LDD 영역의 이온 분포 농도를 조절하는 방법에 관한 것이다.
본 발명에 따른 반도체 소자 제조 방법은, 기판 중앙에 게이트 전극을 형성하는 단계, 상기 기판 전면 상에 산화막을 형성하는 단계, 상기 게이트 전극을 마스크로 하여 상기 기판 전면에 1차 저농도 이온주입을 실시하는 단계, 상기 게이트 전극 양 측벽에 1차 스페이서를 형성하는 단계, 상기 게이트 전극 및 상기 1차 스페이서를 마스크로 하여 상기 기판 전면에 2차 저농도 이온주입을 실시하는 단계, 상기 게이트 양 측벽에 2차 스페이서를 형성하는 단계, 상기 게이트 전극, 1차 및 2차 스페이서를 마스크로 하여 상기 기판 전면에 고농도 이온주입을 실시하는 단계 및 상기 기판에 열공정을 실시하는 단계를 포함하여 이루어진다.
핫 캐리어(Hot Carrier), 스페이서(Spacer), 이온주입(Implantation), 반도체 소자
Description
본 발명은 반도체 소자 제조 방법에 있어서, 특히 반도체 소자의 LDD 영역을 형성하는 방법에 관한 것이다.
최근, 반도체 소자가 집적화 및 소형화됨에 따라, 소스/드레인 간의 채널 길이가 축소되는 단 채널 효과 (short channel effect)효과가 발생하고 있다.
상기 단 채널 효과를 해결하기 위해서는, 게이트 전극의 길이 축소와 같은 수평 축소와 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소가 함께 이루어져야 한다.
또한, 상기 수평 축소 및 상기 수직 축소에 따라, 인가전압을 낮추고, 반도체 기판의 도핑 농도를 높여야 하며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그러나, 현재 반도체 소자의 크기가 축소되고 있으나, 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어, NMOS 트랜지스터의 경우, 소스에서 주입되는 전자가 드레인의 높은 전위변동(potential gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다.
상기와 같은 문제점을 해결하기 위해, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다.
상기 LDD 구조의 트랜지스터는 저농도(n-) 영역이 채널과 고농도(n+) 소스/드레인 사이에 위치하며 상기 저농도(n-) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써, 핫 캐리어의 발생을 억제한다.
고집적도의 반도체 소자의 제조 기술이 연구되면서 LDD 구조의 모스 트랜지스터를 제조하는 여러 가지 기술이 제안되었다. 상기 제안된 기술 중, 게이트 전극의 측벽에 스페이서를 형성하는 LDD 제조 방법이 가장 전형적인 방법이며, 현재까지 일반적인 반도체 소자 양산 기술로 적용되고 있다.
이하, 첨부된 도 1a 내지 도 1b를 참조하여, 종래기술에 따른 모스 트랜지스터 제조 방법을 설명하기로 한다.
우선, 도 1a에 도시된 바와 같이, 게이트 전극이 중앙에 형성되어 있는 반도체 기판에 저농도 이온주입을 실시한다.
제 1 도전형인 p형 반도체 기판(1) 상부에 산화막(oxide layer: 2), 다결정 실리콘층(poly silicon layer: 3)을 차례로 증착한다. 그런 다음, 감광막 패턴(미도시)을 형성한 후, 상기 감광막 패턴을 마스크로 상기 산화막(2) 및 다결정 실리콘층(3)을 식각하여 상기 기판 중앙에 게이트 전극을 형성한다.
이때, 상기 게이트 전극은 다결정 실리콘층의 단일층으로 구성될 수 있을 뿐만 아니라 상기 다결정 실리콘층과 그 위의 실리사이드 층으로 구성되는 것도 가능 하다.
이어서, LDD 구조를 위한 저농도(n-) 영역(4)을 형성하기 위해 상기 기판에 인(P)과 같은 제 2 도전형의 불순물 이온을 저농도(n-)로 주입한다. 이때, 상기 게이트 전극도 상기 인과 같은 불순물에 의해 저농도(n-) 이온이 주입된다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 게이트 전극의 양 측벽에 스페이서가 형성되어 있는 반도체 기판에 고농도 이온주입을 실시한다.
상기 게이트 전극의 형성이 완료되면, 상기 게이트 전극이 형성된 기판상에 산화막(oxide: 5)/질화막(nitride: 6)/산화막(oxide: 8)을 차례로 증착한다. 이때, 상기 산화막(5, 8)은 TEOS막(tetraethly orthosilicate layer)으로서, LP-CVD(Low Pressure Chemical Vapor Deposition) 공정에 의해 형성되는 것이다.
그런 다음, 상기 적층막을 에치백 공정으로서, 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching; 이하, 'RIE'라 약칭함)을 실시하여 ONO 구조의 스페이서를 형성한다. 이때, 상기 RIE는 상기 반도체 기판이 노출될 때까지 지속한다.
이어서, 고농도(n+) 영역(8)을 형성하기 위해 상기 게이트 전극 및 상기 스페이서를 마스크로 하여 인(P)과 같은 제 2 도전형 불순물을 고농도(n+) 이온주입한다. 이때, 상기 게이트 전극도 상기 인과 같은 불순물에 의해 고농도(n+) 이온주입된다. 따라서, 상기 반도체 기판(1)의 게이트 전극을 사이에 두고, 저농도의 LDD 영역과 고농도의 소스/드레인이 영역이 형성된다.
그러나, 상기와 같은 종래기술에 따른 모스 트랜지스터는 소자의 크기가 점 점 작아짐에 따라, LDD 영역의 원래 기능을 충분히 발휘하지 못하는 실정이다.
예를 들어, 상기 LDD 영역과 상기 소스/드레인 영역의 이온 분포 농도가 급격히 변하게 되어 핫 캐리어 효과가 다시 발생하게 되는 문제점이 있다.
또한, 상기 단채널 효과에 따른 펀치-스루(punch-through) 현상이 발생되는 문제점이 있다.
본 발명의 목적은 상기한 문제점을 감안하여 안출한 것으로서, 반도체 소자의 LDD 영역에 2차에 걸친 이온주입 공정을 실시함으로써, 상기 LDD 영역의 이온 분포 농도를 조절하는 반도체 소자 제조 방법을 제공하는 것이다.
또한, 상기 LDD 영역의 이온 분포 농도가 완만한 기울기를 갖도록 함으로써, 핫 캐리어 효과(Hot Carrier Effect)를 방지하는 반도체 소자 제조 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 반도체 소자 제조 방법의 일 특징은, 기판 중앙에 게이트 전극을 형성하는 단계, 상기 기판 전면 상에 산화막을 형성하는 단계, 상기 게이트 전극을 마스크로 하여 상기 기판 전면에 1차 저농도 이온주입을 실시하는 단계, 상기 게이트 전극 양 측벽에 1차 스페이서를 형성하는 단계, 상기 게이트 전극 및 상기 1차 스페이서를 마스크로 하여 상기 기판 전면에 2차 저농도 이온주입을 실시하는 단계, 상기 게이트 양 측벽에 2차 스페이서를 형성하는 단계, 상기 게이트 전극, 1차 및 2차 스페이서를 마스크로 하여 상기 기판 전면에 고농도 이온주입을 실시하는 단계 및 상기 기판에 열공정을 실시하는 단계를 포함하여 이루어지는 것이다.
보다 바람직하게, 상기 산화막은 RTO(Rapid Thermal Oxidation)방법을 이용하여 50 내지 100Å의 두께로 형성한다.
보다 바람직하게, 상기 게이트 전극은 산화막(oxide layer) 및 다결정 실리콘층(poly silicon layer)을 순차적으로 형성한 구조이다.
보다 바람직하게, 상기 1차 스페이서는 TEOS막(tetraethly orthosilicate layer)과 질화막(Nitride layer)을 LP-CVD(Low Pressure Chemical Vapor Deposition)방법으로 순차적으로 적층한 후, RIE(Reactive Ion Etching)를 실시하여 형성한다.
보다 바람직하게, 상기 1차 저농도 이온주입은 1E14 내지 1E15 ions/㎠ 농도의 BF2+ 또는 As+ 이온을 1 내지 10keV 에너지로 주입하는 것이다.
보다 바람직하게, 상기 2차 저농도 이온주입은 상기 1차 저농도 이온주입과 동일한 농도를 동일한 조건으로 주입하는 것으로서, 상기 기판에 대해 30° 내지 50° 각도로 실시한다.
보다 바람직하게, 상기 고농도 이온주입은 1E15 ~ 1E16 ions/㎠ 농도의 B+ 이온을 약 5 ~ 10KeV의 에너지로 주입하거나, 혹은 1E15 ~ 1E16 ions/㎠ 농도의 As+ 이온을 50 ~ 70KeV의 에너지로 주입하는 것이다.
보다 바람직하게, 상기 2차 스페이서는 TEOS막(tetraethly orthosilicate layer)을 LP-CVD(Low Pressure Chemical Vapor Deposition)방법으로 증착한 후, RIE(Reactive Ion Etching)를 실시하여 형성한다.
보다 바람직하게, 상기 열공정은 RTA(Rapid Thermal Anneal) 방법을 이용하여 1,000℃ 이상의 온도에서 30 내지 50초 동안 어닐(anneal)하는 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 제조 방법은, 2차에 걸친 이온주입 공정을 실시함으로써, 상기 LDD 영역의 이온 분포 농도 변화를 완화하여 핫 캐리어 효과(Hot carrier effect)를 방지하고, 펀치-스루(punch-through)현상을 개선할 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 소자 제조 방법은, 핫 캐리어 효과를 방지하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 2a 내지 도 2d는 본 발명의 일실시 예에 따른 모스 트랜지스터 제조 방법을 도시한 공정 단면도이다.
우선, 도 2a에 도시된 바와 같이, 게이트 전극이 중앙에 형성되어 있는 반도체 기판에 1차 저농도 이온주입을 실시한다.
제 1 도전형인 반도체 기판(1) 상부에 게이트 절연막으로 사용될 산화막(2)과 게이트 전극으로 사용될 다결정 실리콘층(poly silicon layer: 3)을 차례로 증착한다. 그런 다음, 감광막 패턴(미도시)을 형성하여 상기 감광막 패턴을 마스크로 상기 산화막(2) 및 다결정 실리콘층(3)을 식각한다. 그러면 상기 기판 중앙에 게이트 전극이 형성된다.
이때, 상기 게이트 전극은 다결정 실리콘층(3)의 단일층으로 구성될 수 있을 뿐만 아니라 상기 다결정 실리콘층(3)과 그 위의 실리사이드층(미도시)으로 구성되는 것도 가능하다.
또한, 이후 실시될 이온주입 공정으로부터 상기 기판(1) 결과물을 보호하기 위한 산화막(미도시)을 더 형성하는데, 상기 산화막은 Rapid Thermal Oxidation 방법을 이용하여 약 50~100Å 두께로 형성된다.
이어서, 상기 기판(1) 전면 상부에 제 2 도전형의 불순물을 1차 저농도 이온주입을 실시한다. 이때, 상기 모스 트랜지스터가 PMOS인 경우, 상기 제 2 도전형 불순물 이온으로 BF2+ 이온을 사용하고, 상기 모스 트랜지스터가 NMOS인 경우, 상기 제 2 도전형 불순물 이온으로 As+ 이온을 사용한다. 상기 제 2 도전형 불순물 이온은 약 1E14 ~ 1E15 ions/㎠ 농도의 이온을 약 1 ~ 10KeV의 에너지로 주입하는데, 상기 기판에 대해 90° 각도로 실시된다. 그러면, 상기 기판(1)에 제 1 저농도 영역(4)이 형성된다.
그런 다음, 도 2b에 도시된 바와 같이, 상기 게이트 전극 양 측벽에 1차 스페이서를 형성한다.
상기 1차 스페이서는 TEOS막(tetraethly orthosilicate layer: 5)과 질화막(Nitride layer: 6)을 LP-CVD(Low Pressure Chemical Vapor Deposition) 방법으로 순차적으로 적층한 후, 이방성 식각이 이루어지는 RIE(Reactive Ion Etching)를 실시하여 형성하는 것이다.
그리고, 도 2c에 도시된 바와 같이, 상기 기판 결과물 상부 전면에 2차 저농 도 이온주입을 실시한다.
상기 2차 저농도 이온주입은 상기 게이트 전극 및 상기 1차 스페이서를 마스크로 하여 이온주입을 실시하는 것으로서, 상기 1차 저농도 이온주입과 동일한 농도를 동일한 조건으로 주입한다. 예를 들어, 상기 모스 트랜지스터가 PMOS인 경우, 상기 제 2 도전형 불순물 이온으로 BF2+ 이온을 사용하고, 상기 모스 트랜지스터가 NMOS인 경우, 상기 제 2 도전형 불순물 이온으로 As+ 이온을 사용한다. 상기 제 2 도전형 불순물 이온은 약 1E14 ~ 1E15 ions/㎠ 농도의 이온을 약 1 ~ 10KeV의 에너지로 주입한다.
그러나, 상기 2차 저농도 이온주입은 상기 1차 저농도 이온주입과 달리, 상기 기판(1)에 대해 약 30°~ 50°의 각도로 이온주입을 실시한다. 그러면, 상기 이온주입시 주어진 기울기로 인해 상기 게이트 전극 하부에도 2차 이온주입이 실시되고, 그리고 상기 이온주입 후, 상기 이온 주입 영역을 확산하기 위한 열공정을 실시한다. 그 결과, 상기 게이트 전극 하부에 제 2 저농도 영역(7)이 형성된다.
이때, 상기 1차 및 2차 저농도 이온주입은 기존에 한번에 주입되던 양의 이온을 50%씩 2차에 걸쳐 실시하는 것으로서, 상기 1차 저농도 이온주입시 형성된 제 1 저농도 영역(4)은 상기 2차 저농도 이온주입시 형성된 제 2 저농도 영역(7)에 비하여 2배의 이온 분포 농도를 갖는다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 게이트 전극 양 측벽에 2차 스페이서가 형성된 상태에서 기판 결과물 상부 전면에 고농도 이온주입을 실시한다.
상기 기판(1) 상부 전면에, TEOS막(tetraethly orthosilicate layer: 8)을 LP-CVD(Low Pressure Chemical Vapor Deposition)방법으로 증착한 후, 이방성 식각이 이루어지는 RIE(Reactive Ion Etching)를 실시하여 2차 스페이서를 형성한다.
그런 다음, 상기 게이트 전극, 상기 1차 및 2차 스페이서를 마스크로 하여 고농도 이온주입을 실시한다. 예를 들어, 상기 고농도 이온주입은 PMOS 트랜지스터의 경우, 농도 1E15 ~ 1E16 ions/㎠의 B+ 이온을 약 5 ~ 10KeV의 에너지로 주입하는 것이고, NMOS 트랜지스터의 경우, 농도 1E15 ~ 1E16 ions/㎠의 As+ 이온을 50 ~ 70KeV의 에너지로 주입하는 것이다. 이때, 상기 고농도 이온주입은 상기 기판에 대해 90° 각도로 실시한다.
그리고, 상기 이온주입 후, 열공정을 실시하여 상기 이온 주입 영역들을 확산하는데, 상기 열공정은 RTA(Rapid Thermal Anneal) 방법을 이용하여 1,000℃ 이상의 온도에서 수십초 동안 어닐(anneal)하는 것이다.
그러면, 상기 반도체 기판(1)의 게이트 전극을 사이에 두고, 제 1 및 제 2 저농도 영역(4, 7)으로 이루어진 LDD 영역과 고농도 영역(9)으로 이루어진 소스/드레인 영역이 형성된다.
따라서, 본 발명은 상기 고농도 영역(9), 상기 제 1 및 제 2 저농도 영역(4, 7)을 거쳐 이온 농도 분포가 완만히 변화되므로, 이후, 전압이 인가되면, 소스/드레인 영역 간에 전자가 한꺼번에 이동하는 핫 캐리어 현상을 방지하고, 펀치-스루(punch through) 현상을 개선할 수 있는 장점이 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변 형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1b는 종래기술에 따른 모스 트랜지스터 제조 방법을 도시한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 일실시 예에 따른 모스 트랜지스터 제조 방법을 도시한 공정 단면도.
Claims (9)
- 기판 중앙에 게이트 전극을 형성하는 단계;상기 기판 전면 상에 산화막을 형성하는 단계:상기 게이트 전극을 마스크로 하여 상기 기판 전면에 1차 저농도 이온주입을 실시하는 단계;상기 게이트 전극 양 측벽에 1차 스페이서를 형성하는 단계;상기 게이트 전극 및 상기 1차 스페이서를 마스크로 하여 상기 기판 전면에 2차 저농도 이온주입을 실시하는 단계;상기 게이트 양 측벽에 2차 스페이서를 형성하는 단계;상기 게이트 전극, 1차 및 2차 스페이서를 마스크로 하여 상기 기판 전면에 고농도 이온주입을 실시하는 단계; 및상기 기판에 열공정을 실시하는 단계를 포함하여 이루어지는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극은 산화막(oxide layer) 및 다결정 실리콘층(poly silicon layer)을 순차적으로 형성한 구조인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 산화막은 RTO(Rapid Thermal Oxidation)방법을 이용하여 50 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 1차 스페이서는 TEOS막(tetraethly orthosilicate layer)과 질화막(Nitride layer)을 LP-CVD(Low Pressure Chemical Vapor Deposition)방법으로 순차적으로 적층한 후, RIE(Reactive Ion Etching)를 실시하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 1차 저농도 이온주입은 1E14 내지 1E15 ions/㎠ 농도의 BF2+ 또는 As+ 이온을 1 내지 10keV 에너지로 주입하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 2차 저농도 이온주입은 상기 1차 저농도 이온주입과 동일한 농도를 동일한 조건으로 주입하는 것으로서, 상기 기판에 대해 30° 내지 50° 각도로 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 고농도 이온주입은 1E15 ~ 1E16 ions/㎠ 농도의 B+ 이온을 약 5 ~ 10KeV의 에너지로 주입하거나, 혹은 1E15 ~ 1E16 ions/㎠ 농도의 As+ 이온을 50 ~ 70KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 2차 스페이서는 TEOS막(tetraethly orthosilicate layer)을 LP-CVD(Low Pressure Chemical Vapor Deposition)방법으로 증착한 후, RIE(Reactive Ion Etching)를 실시하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 열공정은 RTA(Rapid Thermal Anneal) 방법을 이용하여 1,000℃ 이상의 온도에서 30 내지 50초 동안 어닐(anneal)하는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070075131A KR100897821B1 (ko) | 2007-07-26 | 2007-07-26 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070075131A KR100897821B1 (ko) | 2007-07-26 | 2007-07-26 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090011493A true KR20090011493A (ko) | 2009-02-02 |
| KR100897821B1 KR100897821B1 (ko) | 2009-05-18 |
Family
ID=40682609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070075131A KR100897821B1 (ko) | 2007-07-26 | 2007-07-26 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100897821B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200083150A (ko) * | 2018-12-31 | 2020-07-08 | 울산과학기술원 | 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 |
| KR20200083151A (ko) * | 2018-12-31 | 2020-07-08 | 울산과학기술원 | 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255903A (ja) * | 1995-03-15 | 1996-10-01 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| KR100383765B1 (ko) * | 1999-12-27 | 2003-05-14 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| KR100632043B1 (ko) * | 2004-09-17 | 2006-10-04 | 동부일렉트로닉스 주식회사 | 반도체 장치의 모스 트랜지스터 제조 방법 |
| KR100627962B1 (ko) * | 2004-12-30 | 2006-09-25 | 동부일렉트로닉스 주식회사 | 이중 ｌｄｄ형 ｍｏｓ 트랜지스터 및 그의 제조 방법 |
-
2007
- 2007-07-26 KR KR1020070075131A patent/KR100897821B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200083150A (ko) * | 2018-12-31 | 2020-07-08 | 울산과학기술원 | 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 |
| KR20200083151A (ko) * | 2018-12-31 | 2020-07-08 | 울산과학기술원 | 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100897821B1 (ko) | 2009-05-18 |
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