JPH08255903A

JPH08255903A - 半導体装置及びその製造方法

Info

Publication number: JPH08255903A
Application number: JP5632995A
Authority: JP
Inventors: 孝士 ▲高▼村; Takashi Takamura
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1995-03-15
Filing date: 1995-03-15
Publication date: 1996-10-01

Abstract

(57)【要約】【構成】燐イオン打ち込み工程により、ＭＯＳデバイス
のソース／ドレインに相当する第１−ＯＶ領域１０９を
形成する。この領域の不純物量は、配線抵抗をも考慮し
た通常のデバイスに比べ１／５０程度の量しか導入され
ていない。次に、シランと笑気を原料ガスとしたＣＶＤ
法とドライエッチング法により第２サイドウォール領域
１１０を形成する。その後、燐イオン打ち込み工程によ
り、第２−ＯＶ領域１１１を形成する。この領域は、従
来ＭＯＳデバイスのソース／ドレイン領域が兼ねていた
配線領域である。この配線領域はドーズ量を通常の３倍
程度にし、拡散深さを５０％程度深くしてある。【効果】ドーピング濃度低減により、過渡増速拡散の影
響を抑制し、パンチスルー特性を向上させる。しかも、
配線専用領域の形成により低配線抵抗値が可能となり、
高速化が実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路要素中の能動素
子の構造及び能動素子の製造方法に関する。

【０００２】

【従来の技術】従来、大規模集積回路（以下ＬＳＩと略
称する）に用いられた金属−酸化膜−半導体（以下ＭＯ
Ｓと略称する）電界効果トランジスタ（以下ＦＥＴと略
称する）では以下に示すような製造方法が知られてい
た。ＮチャネルＭＯＳＦＥＴを例にとり、図３に基づい
てその構造及び製造方法を簡単に説明する。

【０００３】キャリア密度２×１０¹⁵ｃｍ^ー3のｎ型のシ
リコン基板３０１に、キャリア密度３×１０¹⁶ｃｍ^ー3の
Ｐ−ＷＥＬＬ領域３０２を形成する。次に、チャネルド
ープとしてボロンイオンを打ち込み、２０ｎｍのゲート
酸化膜３０３を熱酸化法により形成する。次に４００ｎ
ｍの燐ドープされたポリシリコンを化学気相成長法（Ｃ
ｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：
以下ＣＶＤ法と略称する）により堆積する。次に、通常
のフォトリソグラフ行程とドライエッチング行程により
ゲート領域３０４を形成する。次に、Ｎｃｈ用には燐イ
オン注入工程を行い、自己整合的にＬＤＤ領域３０５を
形成する（図３（ａ））。

【０００４】次に、ＣＶＤ法により酸化膜を形成した
後、異方性の高いドライエッチング工程を行う。ＣＶＤ
法を用いることで等方性の高い酸化膜が形成し、異方性
の高いドライエッチング法を用いることでポリシリコン
の両脇にのみ、酸化膜が残存し、サイドウォール領域３
０６が形成される（図３（ｂ））。

【０００５】そして、次に燐を５Ｅ１５ｃｍ^-2程度打ち
込み、ソース／ドレイン領域３０７を形成する。また、
この領域は、不純物を高濃度に含有するため比抵抗が低
くなっているため、各素子間を結ぶ配線としても使用さ
れている。

【０００６】最後に、打ち込んだ不純物を活性化するた
めのランプアニール処理を行い、ＮチャネルＭＯＳＦＥ
Ｔが形成される（図３（ｃ））。

【０００７】以上ＮチャネルＭＯＳＦＥＴの製造工程を
説明したが、これはイオン打ち込み工程でイオン種を変
えることでそのままＰチャネルＭＯＳＦＥＴの製造工程
となる。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
構造では、最後のランプアニール処理により、過渡増速
拡散という物理現象により大きく拡散し、実効チャネル
長を短くしてしまい、デバイス耐圧を低下させる「パン
チスルー」と呼ばれる現象が生じてしまうことが知られ
ている。

【０００９】この現象を押えるためには、ソース／ドレ
イン領域の不純物濃度を低減することが有効だが、その
場合配線抵抗が上昇し、デバイスとして見た場合、時定
数遅延効果により、最終的なデバイスとしての速度低下
という好ましくない影響を引き起こしてしまう。

【００１０】そのため、パンチスルー防止と動作速度と
の２つの観点から見ると、ソース／ドレイン領域の不純
物濃度は、両者の妥協点を使用するしか方法がなく、結
果として製品の性能が低下してしまうという問題点があ
る。

【００１１】この対策としては、配線抵抗を低減し、デ
バイス動作速度を向上させるために、ソース／ドレイン
領域に自己整合的にチタンシリサイド等を形成する手法
も提案されている。しかし、このプロセスでは、チタン
を熱処理により下地のシリコンと反応させる工程で、不
純物が異常拡散を起こし、やはりパンチスルーを起こし
易くなることが知られており、安定したプロセスを得る
ことが困難であるという問題点がある。

【００１２】そこで、本発明の半導体装置及びその製造
方法は従来のこのような問題点を解決し、パンチスルー
特性に優れ、且つ低配線抵抗値を実現するデバイス構造
及びその製造方法を提供していくことを目的としてい
る。

【００１３】

【課題を解決するための手段】従来のこのような問題点
を解決するため本発明の半導体装置及びその製造方法は
以下に述べる特徴を有する。

【００１４】（１）半導体からなる基板表面に形成され
た電界効果ＦＥＴを少なくとも一つ以上有する半導体装
置において、前記電界効果ＦＥＴのゲート外周部に位置
する前記基板表面に第一導電型を有する第一領域と、前
記第一領域外周部に第一導電型を示しかつ前記第一領域
と比較して比抵抗が小さい第二領域と、前記第二領域外
周部に第一導電型を示しかつ前記第二領域と比較して比
抵抗が小さい第三領域とを有すること。

【００１５】（２）半導体からなる基板表面に形成され
た電界効果ＦＥＴを少なくとも一つ以上有する半導体装
置の製造方法において、前記電界効果ＦＥＴのゲート領
域をマスクとして（Ｂ、Ｐ、Ａｓ、Ｓｂ、Ｇａ、Ｉｎ、
Ｓ、Ｓｅ、Ｚｎ）のうち少なくとも一種類の元素をイオ
ン注入する工程と、前記ゲート領域周辺部に自己整合的
に第一マスク領域を形成する工程と、（Ｂ、Ｐ、Ａｓ、
Ｓｂ、Ｇａ、Ｉｎ、Ｓ、Ｓｅ、Ｚｎ）のうち少なくとも
一種類の元素を含むイオンを少なくとも１回注入する工
程と、前記第一マスク領域周辺部に自己整合的に第二マ
スク領域を形成する工程と、（Ｂ、Ｐ、Ａｓ、Ｓｂ、Ｇ
ａ、Ｉｎ、Ｓ、Ｓｅ、Ｚｎ）のうち少なくとも一種類の
元素を含むイオンを少なくとも１回注入する工程とを有
すること。

【００１６】

【実施例】本発明の第一の実施例を図面を用いて説明す
る。図１はポリシリコンゲートを用いたＮチャネルＭＯ
ＳＦＥＴの製造工程図である。以下、この製造工程図を
用いて実施例の説明を行っていく。比抵抗率１０Ω・ｃ
ｍのｎ形シリコン半導体基板１０１の表面を９５％水蒸
気雰囲気中で９００℃、３０分間の熱処理により膜厚５
０ｎｍの酸化膜１０２を形成する。この酸化膜はイオン
打ち込み工程で打ち込んだイオンが、異常な分布を示す
現象を防ぐために必要な酸化膜である。次に、イオン打
ち込み法により硼素を注入する。硼素原子の加速エネル
ギーは７０ｋｅＶ、イオン打ち込み量はイオン数にして
１Ｅ１３ｃｍ^-2である。

【００１７】次に、窒素雰囲気中で熱拡散を行う。拡散
温度は１１００℃、拡散時間は７時間である。この熱処
理により、深さ２．５μｍのＰウェル領域１０３が形成
される。

【００１８】次に、酸化膜１０２を緩衝弗酸でエッチン
グし、９５％水蒸気雰囲気中で８２０℃、１５分間の熱
処理により膜厚１５ｎｍの酸化膜１０４を形成する。こ
の酸化膜はイオン打ち込み工程で、打ち込んだイオンが
異常な分布を示す現象を防ぐための酸化膜である。

【００１９】次に、ＭＯＳデバイスの閾値電圧を調整す
るための硼素イオン打ち込みを行う。

【００２０】硼素原子の加速エネルギーは７０ｋｅＶ、
イオン打ち込み量はイオン数にして３Ｅ１２ｃｍ^-2であ
る。酸化膜１０４を緩衝弗酸でエッチングした後、９５
％水蒸気雰囲気中で８２０℃、１５分間の熱処理により
膜厚１５ｎｍのゲート酸化膜１０５を形成する。

【００２１】次に、ＣＶＤ法により、燐ドープポリシリ
コンを４００ｎｍ堆積し、通常のフォトリソグラフ・エ
ッチング工程により、０．７μｍ幅のゲート電極１０６
を形成する。

【００２２】次に、燐イオン打ち込み工程により、ＬＤ
Ｄ領域１０７を形成する（図１（ａ））。加速エネルギ
ーは３０ｋｅＶ、イオン打ち込み量はイオン数にして１
Ｅ１３ｃｍ^-2である。

【００２３】次に、シランと笑気を原料ガスとしたＣＶ
Ｄ法とドライエッチング法により、幅０．３μｍの第１
サイドウォール領域１０８を形成する。

【００２４】次に、燐イオン打ち込み工程により、第１
−ＯＶ領域１０９を形成する。この領域はＭＯＳデバイ
スのソース／ドレインに相当する。加速エネルギーは３
０ｋｅＶ、イオン打ち込み量はイオン数にして１Ｅ１４
ｃｍ^-2である（図１（ｂ））。

【００２５】次に、シランと笑気を原料ガスとしたＣＶ
Ｄ法とドライエッチング法により、幅０．３μｍの第２
サイドウォール領域１１０を形成する（図１（ｃ））。

【００２６】次に、燐イオン打ち込み工程により、第２
−ＯＶ領域１１１を形成する。この領域は、従来ＭＯＳ
デバイスのソース／ドレイン領域が兼ねていた配線領域
である。加速エネルギーは１００ｋｅＶ、イオン打ち込
み量はイオン数にして１Ｅ１６ｃｍ^-2である。

【００２７】最後に、ランプアニール処理として、１０
００℃、２０秒の処理を行い、不純物を活性化させ、Ｎ
チャネルＦＥＴが形成される（図１（ｄ））。

【００２８】このデバイスの電気特性は、デバイスの静
特性を支配する第１−ＯＶの不純物量が配線抵抗をも考
慮した通常のデバイスに比べ１／５０程度の量しか導入
されていないため、同じ閾値電圧に設定した場合、ゲー
ト印加電圧＝０Ｖ、ドレイン印加電圧＝５Ｖの動作点
（カットオフ動作点）での電流値で１／２０以下の値に
減少させる事ができた。またデバイスのソース、ドレイ
ン間の耐圧では、３０％以上の向上が実現した。

【００２９】また、配線領域ではドーズ量を通常の３倍
程度にし、また拡散深さを５０％程度深くしているた
め、比抵抗が１／２以下になった。そのため、配線によ
る遅延が大幅に減少し、システム全体としては、１５％
程度の高速化が実現した。

【００３０】なお、第１−ＯＶドーズ量は、この領域を
ソース／ドレイン領域としてのみ最適化する事ができる
ため、配線抵抗を考慮する必要はなく、従来のプロセス
に比べ設定範囲が広くとれる。具体的には、１Ｅ１２ｃ
ｍ^-2から、２Ｅ１６ｃｍ^-2程度の範囲で設定することが
可能である。１Ｅ１２ｃｍ^-2よりもドーズ量を少なくす
ると、第１−ＯＶ領域の抵抗値が上昇し、ＭＯＳ特性を
劣化させる要因となる。また、２Ｅ１６ｃｍ^-2よりもド
ーズ量を増やすと、高濃度領域特有の拡散効果により、
短チャネル効果が生じ易くなるため好ましくない。超高
耐圧デバイス、超高速デバイスなど、他の特性を度外視
したデバイスを目指さない場合には、このドーズ量は、
１Ｅ１３ｃｍ^-2程度から、３Ｅ１５ｃｍ^-2程度の範囲が
望ましい値となる。

【００３１】また、第２−ＯＶドーズ量は、配線抵抗を
下げることのみに着目して設定できる。具体的には、１
Ｅ１４ｃｍ^-2程度から、５Ｅ１７ｃｍ^-2程度の範囲で設
定する事が可能である。１Ｅ１４ｃｍ^-2よりもドーズ量
を少なくすると、配線抵抗が大きくなるため好ましくな
い。また、５Ｅ１７ｃｍ^-2よりもドーズ量を多くして
も、不純物活性化率があまり向上しなくなってくるた
め、配線抵抗が下がらなくなり、実用性が無くなってく
る。超高耐圧デバイス、超高速デバイスなど、他の特性
を度外視したデバイスを目指さない場合には、このドー
ズ量は、３Ｅ１５ｃｍ^-2程度から、３Ｅ１６ｃｍ^-2程度
の範囲が望ましい値となる。

【００３２】また、この実施例では、ＮチャネルＭＯＳ
ＦＥＴについて説明したが、もちろんＰチャネルＭＯＳ
ＦＥＴについても、不純物種とイオン打ち込みエネルギ
ーを変えるだけで同様の特性が与えられる。

【００３３】次に、第二の実施例を説明する。図２は配
線領域にチタンシリサイドを用いたＰチャネルＭＯＳＦ
ＥＴの製造工程図である。以下、この製造工程図を用い
て実施例の説明を行っていく。比抵抗率１０Ω・ｃｍの
ｎ形シリコン半導体基板２０１の表面を９５％水蒸気雰
囲気中で９００℃、３０分間の熱処理により膜厚５０ｎ
ｍの酸化膜２０２を形成する。この酸化膜はイオン打ち
込み工程で打ち込んだイオンが異常な分布を示す現象を
防ぐために必要な酸化膜である。次に、イオン打ち込み
法により燐イオンを注入する。燐イオンの加速エネルギ
ーは１００ｋｅＶ、イオン打ち込み量はイオン数にして
７Ｅ１２ｃｍ^-2である。

【００３４】次に、窒素雰囲気中で熱拡散を行う。拡散
温度は１１００℃、拡散時間は４時間である。この熱処
理により、深さ２．０μｍのＮウェル領域２０３が形成
される。

【００３５】次に、酸化膜２０２を緩衝弗酸でエッチン
グし、９５％水蒸気雰囲気中で８２０℃、８分間の熱処
理により膜厚１１ｎｍの酸化膜２０４を形成する。

【００３６】次に、ＭＯＳデバイスの閾値電圧を調整す
るための弗化硼素（ＢＦ₂ ）イオン打ち込みを行う。こ
の酸化膜はイオン打ち込み工程で、打ち込んだイオンが
異常な分布を示す現象を防ぐための酸化膜である。

【００３７】ＢＦ₂ イオンの加速エネルギーは５０ｋｅ
Ｖ、イオン打ち込み量はイオン数にして８×１０¹²ｃｍ
^-2である。酸化膜２０４を緩衝弗酸でエッチングした
後、９５％水蒸気雰囲気中で８２０℃、８分間の熱処理
により膜厚１１ｎｍのゲート酸化膜２０５を形成する。

【００３８】次に、ＣＶＤ法により、燐ドープポリシリ
コンを２００ｎｍ堆積し、通常のフォトリソグラフ・エ
ッチング工程により、０．３μｍ幅のゲート領域２０６
を形成する（図２（ａ））。

【００３９】次に、硼素イオン打ち込み工程により、Ｌ
ＤＤ領域２０７を形成する。加速エネルギーは３０ｋｅ
Ｖ、イオン打ち込み量はイオン数にして１Ｅ１３ｃｍ^-2
である。

【００４０】次に、シランとオゾンを原料ガスとしたＣ
ＶＤ法とドライエッチング法により、幅０．２μｍの第
１サイドウォール領域２０８を形成する。

【００４１】次に、弗化硼素（ＢＦ₂ ）イオン打ち込み
工程により、第１−ＯＶ領域２０９を形成する（図２
（ｂ））。この領域はＭＯＳデバイスのソース／ドレイ
ンに相当する。加速エネルギーは３０ｋｅＶ、イオン打
ち込み量はイオン数にして１Ｅ１４ｃｍ^-2である。

【００４２】次に、シランとオゾンを原料ガスとしたＣ
ＶＤ法とドライエッチング法により、幅０．１５μｍの
第２サイドウォール領域２１０を形成する（図２
（ｃ））。

【００４３】次に、チタン膜をスパッタ法を用いて１０
０ｎｍの厚さで形成する。続けて、８５０℃、２０分の
熱処理を行う。すると、チタンと下地のシリコンとが反
応し、チタンシリサイド層２１１が形成される。続い
て、チタンの選択エッチングを行うと、酸化膜上でのチ
タンは除去される。

【００４４】次に、弗化硼素（ＢＦ₂ ）イオン打ち込み
工程により、第２−ＯＶ領域２１２を形成する。この領
域は、従来ＭＯＳデバイスのソース／ドレイン領域が兼
ねていた配線領域である。加速エネルギーは６０ｋｅ
Ｖ、イオン打ち込み量はイオン数にして３×１０¹⁵ｃｍ
^-2である。

【００４５】最後に、ランプアニール処理として、９５
０℃、５秒の処理を行い、不純物を活性化させ、Ｐチャ
ネルＭＯＳＦＥＴが形成される（図２（ｄ））。

【００４６】このデバイスは、通常のデバイスに比べ１
／５０程度の量しか導入されていないためＬＤＤ部分の
過渡増速拡散効果を非常に低く押えることができてい
る。さらに、チタンシリサイド層形成がＬＤＤ領域から
十分離れた領域で行われているため、この工程に伴う増
速拡散の影響も殆ど受けていない。

【００４７】そのため、短チャネル効果が生じ難くなっ
ており、同様の工程で作成した従来のデバイスが、ゲー
ト長０．６μｍまでしか良好な動作を行わず、製品レベ
ルではゲート長０．７μｍのデバイスまでにしか対応で
きなかったのに比べ、ゲート長０．３μｍでも良好な動
作を行うことが確認でき、製品レベルではゲート長０．
３５μｍのデバイスまでにしか対応できることが確認で
きた。

【００４８】デバイス特性としては、ゲート長を半分に
できたため、６０％程度能力は向上している。

【００４９】また、配線領域では、チタンシリサイドの
比抵抗がソース／ドレイン領域の拡散抵抗に比べ小さい
ため、チタンシリサイドとオーム性接触が取れる程度の
ドーズ量と設定している。

【００５０】なお、第１−ＯＶドーズ量は、この領域を
ソース／ドレイン領域としてのみ最適化する事ができる
ため、配線抵抗を考慮する必要はなく、従来のプロセス
に比べ設定範囲が広くとれる。具体的には、１Ｅ１２ｃ
ｍ^-2から、２Ｅ１６ｃｍ^-2程度の範囲で設定することが
可能である。１Ｅ１２ｃｍ^-2よりもドーズ量を少なくす
ると、第１−ＯＶ領域の抵抗値が上昇し、ＭＯＳ特性を
劣化させる要因となる。また、２Ｅ１６ｃｍ^-2よりもド
ーズ量を増やすと、高濃度領域特有の拡散効果により、
短チャネル効果が生じ易くなるため好ましくない。超高
耐圧デバイス、超高速デバイスなど、他の特性を度外視
したデバイスを目指さない場合には、このドーズ量は、
１Ｅ１３ｃｍ^-2程度から、３Ｅ１５ｃｍ^-2程度の範囲が
望ましい値となる。

【００５１】また、第２−ＯＶドーズ量は、シリサイド
を配線に用いる場合、オーム性接触が取れる範囲で設定
できる。具体的には、１Ｅ１４ｃｍ^-2程度から、２Ｅ１
６ｃｍ^-2程度の範囲で設定する事が可能である。１Ｅ１
４ｃｍ^-2よりもドーズ量を少なくすると、オーム性接触
の確保が特にｐ形に対して難しくなるため好ましくな
い。また、２Ｅ１６ｃｍ^-2よりドーズ量を多くしても、
配線抵抗の低下率が低くなってくる。

【００５２】また、この実施例では、ＰチャネルＭＯＳ
ＦＥＴについて説明したが、もちろんＮチャネルＭＯＳ
ＦＥＴについても、不純物種とイオン打ち込みエネルギ
ーを変えるだけで同様の特性が与えられる。

【００５３】また、第２−ＯＶ領域を形成するためのサ
イドウォール幅は、目指すデバイス特性によっても異な
る。今回作成したデバイスでは、サイドウォール幅とし
て０．１５μｍを採用したが、もっとゲート長の長いデ
バイス、例えばゲート長２μｍのデバイスでは、もっと
大きい０．５μｍ程度の幅を与えないと、有効な作用を
しない。逆に、ゲート長が０．２μｍのデバイスでは、
計算上ではサイドウォール幅として、０．１μｍ程度が
適当な値となる。一般的には、ゲート長の長いデバイス
を用いる場合には、プロセスマージンを稼げる大きなサ
イドウォール幅を用い、逆の場合には、セル寸法を縮小
するために小さなサイドウォール幅を用いるのが有効な
手法となる。

【００５４】また、ここまでの実施例では、シリコン基
板上のＭＯＳＦＥＴについて説明したが、これはもちろ
んＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、ＳｉＣなど、全て
の半導体材料を基板としたデバイスに対し有効な技術で
ある。また、基板として絶縁体上に半導体薄膜を形成し
た、いわゆるセミコンダクター・オン・インシュレータ
（ＳＯＩ）基板に対しても有効である。このＳＯＩの中
には、酸化膜上に単結晶シリコンやアモルファスシリコ
ンや多結晶シリコン層を形成したデバイスももちろん含
まれる。

【００５５】また、本実施例ではＭＯＳＦＥＴに注目し
て説明したが、ＭＯＳＦＥＴに限定される理由は勿論な
く、ＭＩＳＦＥＴ、ＭＥＳＦＥＴ等に対してももちろん
有効である。

【００５６】

【発明の効果】本発明の半導体装置を用いることで以下
に示すような効果を得ることができる。

【００５７】（１）ＦＥＴ特性とＬＳＩ配線部の電気抵
抗とを独立して制御できるため、パンチスルー特性、オ
フ電流特性に優れたＦＥＴを、遅延時間が小さい配線で
接続したＬＳＩ、つまり低消費電力・高速動作が行える
ＬＳＩが提供できる。

【００５８】（２）この構造は、ＭＯＳデバイスに限ら
ず、ＭＥＳ、ＭＩＳデバイスあるいはガラス基板上に形
成された薄膜トランジスタを含むＳＯＩデバイスなどあ
らゆるタイプのＦＥＴに適用できるため、ＭＯＳ構造が
作りにくいＧａＡｓ、ＩｎＧａＡｓなど化合物半導体基
板上のＦＥＴ、さらにＳｉＣ、Ｃ（ダイアモンド）上の
ＦＥＴ等に対してこの構造をとることができ、デバイス
設計の自由度がきわめて向上する。

【００５９】（３）サイドウォール形状が従来のＬＤＤ
構造に比べ緩い勾配となるため、ＦＥＴ上に配置される
配線金属スパッタ、層間分離膜ＣＶＤプロセスなどでの
付廻りが向上し、配線の信頼性が向上する。

【００６０】また、本発明の半導体装置の製造方法を用
いると次に示すような効果を得ることができる。

【００６１】（１）通常のＭＯＳ構造に必須であるサイ
ドウォール製造プロセスと同一の製造プロセスを用いる
事ができ新規プロセスを採用する必要がないため、設備
投資を全く行わずに本発明のプロセスを使用することが
できる。

【００６２】（２）プロセス開発に要する期間を殆ど必
要としない。

【００６３】（３）新規物質を用いていないため、製造
装置の汚染などの心配が無い。

【図面の簡単な説明】

【図１】本発明の第一の実施例を説明するためのＮチャ
ネルＭＯＳＦＥＴ製造工程図。

【図２】本発明の第二の実施例を説明するためのＰチャ
ネルＭＯＳＬＳＩ製造工程図。

【図３】従来の技術を説明するためのＮチャネルＭＯＳ
ＦＥＴ製造工程図。

【符号の説明】

１０１・・・ｎ形シリコン半導体基板１０２・・・酸化膜１０３・・・Ｐウェル領域１０４・・・酸化膜１０５・・・ゲート酸化膜１０６・・・ゲート電極１０７・・・ＬＤＤ領域１０８・・・第一サイドウォール領域１０９・・・第一ＯＶ領域１１０・・・第二サイドウォール領域１１１・・・第二ＯＶ領域２０１・・・ｎ形シリコン半導体基板２０２・・・酸化膜２０３・・・Ｐウェル領域２０４・・・酸化膜２０５・・・ゲート酸化膜２０６・・・ゲート電極２０７・・・ＬＤＤ領域２０８・・・第一サイドウォール領域２０９・・・第一ＯＶ領域２１０・・・第二サイドウォール領域２１１・・・チタンシリサイド層２１２・・・第二ＯＶ領域３０１・・・ｎ形シリコン半導体基板３０２・・・Ｐウェル領域３０３・・・ゲート酸化膜３０４・・・ゲート電極３０５・・・ＬＤＤ領域３０６・・・サイドウォール領域３０７・・・ソース／ドレイン領域

Claims

【特許請求の範囲】

【請求項１】半導体からなる基板表面に形成された電界
効果トランジスタを少なくとも一つ以上有する半導体装
置において、前記電界効果トランジスタのゲート外周部
に位置する前記基板表面に第一導電型を有する第一領域
と、前記第一領域外周部に第一導電型を示しかつ前記第
一領域と比較して比抵抗が小さい第二領域と、前記第二
領域外周部に第一導電型を示しかつ前記第二領域と比較
して比抵抗が小さい第三領域とを有することを特徴とす
る半導体装置。
【請求項２】半導体からなる基板表面に形成された電界
効果トランジスタを少なくとも一つ以上有する半導体装
置の製造方法において、前記電界効果トランジスタのゲ
ート領域をマスクとして（Ｂ、Ｐ、Ａｓ、Ｓｂ、Ｇａ、
Ｉｎ、Ｓ、Ｓｅ、Ｚｎ）のうち少なくとも一種類の元素
をイオン注入する工程と、前記ゲート領域周辺部に自己
整合的に第一マスク領域を形成する工程と、（Ｂ、Ｐ、
Ａｓ、Ｓｂ、Ｇａ、Ｉｎ、Ｓ、Ｓｅ、Ｚｎ）のうち少な
くとも一種類の元素を含むイオンを少なくとも１回注入
する工程と、前記第一マスク領域周辺部に自己整合的に
第二マスク領域を形成する工程と、（Ｂ、Ｐ、Ａｓ、Ｓ
ｂ、Ｇａ、Ｉｎ、Ｓ、Ｓｅ、Ｚｎ）のうち少なくとも一
種類の元素を含むイオンを少なくとも１回注入する工程
とを有することを特徴とする半導体装置の製造方法。