JPH08508851A - 複合ゲート電極を有するｍｏｓトランジスタ及びその製造方法 - Google Patents

複合ゲート電極を有するｍｏｓトランジスタ及びその製造方法

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Abstract

(57)【要約】 標準的なＣＭＯＳ製造プロセスが適用可能な複合ゲート電極を有する新規な高信頼度、高性能ＭＯＳトランジスタ（３００）。複合ゲート電極は、高導電性の導電層（３０４）上に形成されたポリシリコン層（３０２）よりなる。複合ゲート電極は、シリコン・基板（３０８）上に形成されたゲート絶縁層（３０１）上に形成される。基板中には、複合ゲート電極の外縁に位置を自己整合させて一対のソース／ドレイン領域（３１０ａ，３１０ｂ）が形成される。

Description

【発明の詳細な説明】 複合ゲート電極を有するＭＯＳトランジスタ及びその製造方法発明の背景 １．発明の分野 本発明は、半導体素子の分野に関し、より詳しくは、標準的なＭＯＳ処理技術 が適用可能な複合ゲート電極を有するＭＯＳＦＥＴに関する。 ２．関連技術の説明 トランジスタは、この技術分野においては良く知られている。トランジスタは 、あらゆる集積回路の構成単位である。最新の集積回路は、文字通り何１００万 個ものトランジスタをひとまとめに相互接続して、多種多様な機能を遂行する。 個々の集積回路の性能と信頼性は、それを構成するトランジスタの性能と信頼性 に直接関係する。従って、将来より優れた性能を発揮する集積回路を得るために は、それらのトランジスタの電気特性を改善する必要がある。 図１は、周知の軽ドープドレイン型（ＬＤＤ；ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）金属酸化物半導体（ＭＯＳ）トランジスタ１００の横断面図を示す 。トランジスタ１００は、標準的なポリシリコンゲート電極１１０を有する。図 示のトランジスタ１００は、ポリシリコンゲート電極１１０を有することによっ て、これまで非常に普及し、広範に利用されているトランジスタである。ポリシ リコンゲート電極の長所は、周知の非常に製造が容易な標準的ＣＭＯＳプロセス によってトランジスタを製造することができることである。例えば、ポリシリコ ン・ゲートは、トランジスタのチャンネル領域をソース／ドレイン・インプラン ト（注入不純物）に対して十分にマスクすることができるので、自己整合ソース ／ドレイン・プロセスの利用が可能である。自己整合プロセスは、マスク位置合 わせ許容差にかかわらず、常にトランジスタのソース及びドレインをトランジス タのゲートと完全に整合させることができる。ポリシリコン・ゲート１００のも う一つの長所は、自己整合シリサイド・プロセス（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ ｐｒｏｃｅｓｓ）を用いて、トランジスタのソース、ドレイ ン 及びゲート上にシリサイド１１２を形成することができることである。図示のト ランジスタ１００は、金属シリサイド・プロセスで必要な未反応金属を除去する ために用いられるエッチング剤にポリシリコン・ゲート１１０が侵されにくいの で、サリサイド・プロセスに適合する。 しかしながら、不都合なことには、標準的なポリシリコンゲート・トランジス タ１００は、ポリシリコン空乏層効果のために性能が劣る。ポリシリコン空乏層 効果があると、ゲート酸化物の両端間に印加されるゲート電圧が小さくなる。こ れは、トランジスタの駆動電流の低下につながる。動作速度は駆動電流に正比例 するから、標準的なポリシリコンゲート・トランジスタの速度性能は劣ることに なる。つまり、標準的なポリシリコンゲート・トランジスタ１００は、ポリシリ コン空乏層効果のために速度性能が劣る。 図２は、もう一つの周知のトランジスタ２００の横断面図である。図示トラン ジスタ２００は、金属ゲート電極２１０を有する。金属ゲート電極は、電気特性 がドープされたポリシリコンゲート電極より優れているので、有利である。しか しながら、残念なことには、この種の金属ゲートは、現在用いられているＣＭＯ Ｓ処理技術とは相容れない。例えば、金属ゲートは、インプラント時にチャンネ ル領域を不純物ドーピングに対して十分にマスクすることができないので、自己 整合ソース／ドレイン・インプラントは、金属ゲート素子で使用することはでき ない。さらに、金属ゲート電極は、シリサイドプロセスで未反応金属を除去する のに必要なエッチング剤に侵されるので、自己整合シリサイド・プロセスを適用 することができない。 従って、ポリシリコン空乏層効果を示さず、しかも標準的なＣＭＯＳ製造プロ セスが適用可能な高性能半導体トランジスタが要望されている。発明の概要 本願発明は、ポリシリコン空乏層効果に影響されない複合ゲート電極を有する とともに、標準的なＣＭＯＳ処理技術を適用することができる新規な高性能、高 信頼度のＬＤＤ ＭＯＳＦＥＴトランジスタにある。このＬＤＤ ＭＯＳＦＥＴ は、導電層上に形成されたポリシリコン層よりなる複合ゲートを有する。導電層 は、TiN、Ｗ、Mo、多結晶質炭素、あるいは適切な仕事関数を有する任意の金属 シリサイドで形成することができる。複合ゲート極のポリシリコン層と導電層は 、正確に同じ長さと幅を有する。複合ゲートは、第１の導電型の基板上に形成さ れ、これらの間にはゲート絶縁層が形成される。基板中には、第２の導電型の一 対の軽ドープドレイン領域が複合ゲート電極の横方向の両側壁と位置を合わせて 形成される。複合ゲートの横方向の両側面の近傍には、一対の窒化ケイ素あるい は酸化ケイ素のスペーサが形成される。これらのスペーサ及びポリシリコン層は 、複合ゲート電極の導電層を完全に取り囲む。基板中には、第２の導電型の第２ の濃度の一対のソース／ドレイン領域が、窒化ケイ素スペーサの外縁と位置を合 わせて形成される。ソース／ドレイン領域上及び複合ゲートのポリシリコン層上 には、シリサイドが形成される。 本発明の目的は、標準的なＣＭＯＳプロセスによって製造することができる高 性能、高信頼度のＭＯＳトランジスタを提供することにある。 本発明のもう一つの目的は、ポリシリコン空乏層効果を呈しないＭＯＳトラン ジスタを提供することにある。 本発明のさらにもう一つの目的は、標準的な自己整合ソース／ドレイン・イン プラント及び標準的なサリサイド・プロセスを適用することが可能な高性能トラ ンジスタを提供することにある。 本発明のさらにもう一つの目的は、高温及び高バイアス・ストレス条件下でも 非常に安定なＭＯＳトランジスタを提供することにある。図面の簡単な説明 図１は、標準的なポリシリコンゲート電極を持つＬＤＤ ＭＯＳトランジスタ の断面図である。 図２は、金属ゲート電極を有するＭＯＳトランジスタの断面図である。 図３は、複合ゲート電極を有するＬＤＤ ＭＯＳＦＥＴの断面図である。 図４ａは、酸化物層、導電層、ポリシリコン層、及びフォトレジスト層が形成 されたシリコン・基板の断面図である。 図４ｂは、図４ａの基板上における複合ゲート電極の形成を示す断面図である 。 図４ｃは、図４ｂの基板における一対のＬＤＤ領域の形成を示す断面図である 。 図４ｄは、図４ｃの基板上における共形の窒化ケイ素層または酸化ケイ素層の 形成を示す断面図である。 図４ｅは、図４ｄの基板中の一対のスペーサの形成、及び一対のソース／ドレ イン領域の形成を示す断面図である。 図４ｆは、図４ｅの基板上における金属層の形成を示す断面図である。 図４ｇは、図４ｆの基板のソース／ドレイン領域上、及ポリシリコン層上のシ リサイド領域の形成を示す断面図である。本発明の詳細な説明 本発明は、標準的なＣＭＯＳ処理技術が適用可能な複合ゲート電極を有する新 規な高性能、高信頼度の金属酸化物半導体（ＭＯＳ）トランジスタを提供するも ものである。以下の説明においては、本発明の完全な理解を図るため、ドーピン グ量、ドーピングの種類、製造方法等のような特定の詳細事項を多数記載する。 しかしながら、本発明がこれらの特定の詳細事項の記載なしで実施可能なことは 、当業者には明白であろう。それ以外の場合については、本発明を不必要に不明 瞭にすることがないよう、周知の金属酸化物半導体トランジスタの概念及び製造 技術についての詳細な説明は省略した。 本発明の複合ゲート電極を有する新規なＭＯＳトランジスタの実施例を図３を 示す。この複合ゲート電極は、高性能の軽ドープドレイン型（ＬＤＤ）金属酸化 物半導体（ＭＯＳ）トランジスタ３００を形成するために用いられる。この新規 な複合ゲート電極は、これにより形成されるトランジスタの電気的性能と信頼度 を著しく改善する。さらに、この新規なゲート電極を形成する方法は、現在の周 知のＣＭＯＳ処理技術が全面的に適用可能である。 複合ゲート電極は、非常に高導電性の薄い導電層３０４上にポリシリコン沿う ３０２が形成される。トランジスタ３００のゲートの接触抵抗を小さくするため に、ポリシリコン層３０２の上面にシリサイド３０６の層を形成することも可能 である。一実施例においては、Ｎ形チャンネル・トランジスタ３００は、Ｐ形に ドーピングされたシリコン基板３０８に形成される。酸化物層３０１は、トラン ジスタ３００のゲート絶縁体として機能する。Ｎ導電型の軽ドープドレイン型（ ＬＤＤ）領域３１０ａ及び３１０ｂは、複合ゲート電極の外縁と位置を合わせて 形成される。複合ゲート電極の外縁の近傍には、スペーサ３１２ａ及び３１２ｂ が形成される。ソース／ドレイン領域３１４ａ及び３１４ｂは、スペーサ３１２ ａ及び３１２ｂの外縁と位置を合わせて形成される。ソース／ドレイン領域３１ ４ａ及び３１４ｂの上には、シリサイド３１６ａ及び３１６ｂを形成することも できる。 薄い導電層３０４は、普通のポリシリコン・ゲートを有するトランジスタに比 べて、トランジスタ３００の電気特性を著しく改善する。導電層３０４は、標準 的なポリシリコンゲート素子に付随するポリシリコン空乏層効果を完全に取り除 く。多空乏層効果を除去することによって、トランジスタ３００の駆動能力が標 準的なポリシリコンゲート素子に対して１０％〜２０％増加する。駆動能力はデ バイスの速度に正比例するから、トランジスタ３００の速度性能は標準的なポリ シリコンゲート素子に比べて改善される。 さらに、トランジスタ３００は、その複合ゲートによって、その他の性能につ いても標準的なポリシリコンゲート・トランジスタと比べて改善されている。ト ランジスタ３００のゲート酸化物トンネル電流は、同じ電界をかけた場合、標準 的なポリシリコンゲート素子より少なくとも１のオーダー小さい。また、トラン ジスタ３００のゲート酸化物のブレークダウン電界は、標準的なポリシリコンゲ ート素子に比べて約１０％高い。さらに、トランジスタ３００は、バイアス／温 度ストレス処理後、最小の電荷トラップを呈する。その上、ゲート酸化物３０１ と導電層３０８との間の相互作用がほんの僅かしかないということも注目に値す る。これらの特性があるため、トランジスタ３００は、非常に安定で、信頼度が 高く、優れた性能を発揮するトランジスタとなる。 この実施例のプロセスによる本発明のＭＯＳ半導体トランジスタの製造には、 図４に示すＰ形シリコン基板５００が用いられる。Ｐ基板５００には、約１０13 ｃｍ-2ドーズのホウ素原子をドーピングする。次に、基板５００上に２０〜２０ ０Åの酸化物層５０２を成長させる。酸化物層５０２は、トランジスタのゲート 絶縁体を形成する。酸化物層５０２は、拡散炉内において、９１％Ｏ２、ＴＣＡ ９％の雰囲気及び温度約９２０℃で成長させることができる。 次に、酸化物層５０２上に２０〜２０００Åの導電層５０４が形成される。導 電層５０４には種々の材料を使用することができる。この導電層用として選択さ れる材料は、高温処理（すなわち８５０℃以上）に耐えられるものでなければな らない。また、高い導電性を有する（すなわち、ｎ＋形ポリシリコンより高い導 電性を有する）ものでなければならない。導電層の材料は、シリコンのミッドギ ャップに近い仕事関数を有することが好ましく、また理想的には、ＣＭＯＳ用シ リコンのミッドギャップの仕事関数を有することが望ましい。その上、この材料 は、ウェーハの全面にわたって一様に、かつウェーハ間でばらつきを生じないよ う安定性をもって形成することができなけらばならい。次の材料は、導電層５０ ４に要求される物理的条件及び電気的条件を満たすことが確認されている：窒化 チタン（TiN）、タングステン（Ｗ）、多結晶質炭素（Ｃ）及び適切な仕事関数 を有するほとんど全ての金属シリサイド。本発明の図示実施例では、約５００Å の窒化チタン導電層５０４を利用する。本発明を単にＮＭＯＳまたはＰＭＯＳト ランジスタの性能を最適化するためにのみ利用するのであれば、ミッドギャップ の仕事関数は必ずしも必要ではなく、高温に耐えることができる多くの金属で十 分間に合う。 窒化チタンを使用する場合は、導電層は反応性スパッタ・プロセスで形成され る。窒化チタンは、窒素とアルゴンの雰囲気中でチタン・ターゲットからチタン をスパッタすることによって形成される。雰囲気のＮ２の割合は１００％〜３０ ％で、残分はアルゴンとする。この実施例においては、７０％Ｎ２−３０％アル ゴンの雰囲気中で窒素成分の窒化チタン層を形成する。窒化チタンは、圧力約４ ミリトール、出力約３キロワットのＤＣマグネトロン蒸着チェンバでスパッタさ れる。タングステンを使用する場合は、圧力約３０〜５０ミリトール、出力約１ ．５〜２キロワットで、室温のアルゴン雰囲気中においてタングステン・ターゲ ットからスパッタすることができる。多結晶質炭素を用いる場合は、５％ＣＨ４ 、＜０．１％ＢＣＬ３、残分アルゴンのダウンストリームＲＦ（高周波）プラズ マ反応器内でＣＶＤ蒸着法よって形成することができる。多結晶質炭素は、温度 約７５０℃、圧力で約１．５トールで形成される。 導電層５０４の形成後は、多結晶シリコン（ポリシリコン）層５０６が形成さ れる。ポリシリコン層５０６は、圧力１３０〜１９０ミリトール、温度約６２０ ℃のＳｉＨ４中でＬＰＣＶＤ法により形成される。本発明の図示実施例において は、ポリシリコン層５０６は、約３５００Åの厚さに形成される。次に、ポリシ リコン層５０６の全面にわたってフォトレジスト層５０８が形成される。 次に、図４ｂに示すように、ポリシリコン層５０６及び導電層５０４からゲー ト電極５１３が形成される。それには、まず、周知の技術によってフォトレジス ト層５０８をマスクし、露光し、現像して、ゲート電極５１３を形成しようとす る位置５１１を決める。次に、ポリシリコン層を反応性イオンエッチング装置中 でＨＢｒ、Ｃｌ２、Ｈｅの化学作用により異方性エッチングして、複合ゲート電 極５１３の上部５１２を形成する。導電層５０４として窒化チタンを用いる場合 は、装置内でそのままポリシリコン層と同じ化学作用を用いてポリシリコン層と 共にエッチングすることにより、下部ゲート電極５１０を形成する。エッチング ・ステップが１回だけで複合ゲート電極５１３を形成することができるので、導 電層５０４としては、窒化チタンを用いることが好ましく、またほとんどの金属 シリサイドも好適である。ゲート電極は、酸化物層５０２に達するまで、装置内 でそのままエッチングされる。（露出した酸化物層５０２の一部がエッチングに より除去されるということは理解できよう。）ゲート電極のエッチングの終了は 、エッチング中に排出される残留気体を分析することによって終点を検出するこ とができる。 導電層５０４としてタングステンを用いる場合は、２ステップ・プロセスによ りプラズマ・エッチングする（ポリシリコンのエッチング後）。タングステンは 、まずＮＦ３及びアルゴン中でエッチングし、次にＳＦ６／Ｃｌ２／Ｈｅ中でプ ラズマ・エッチングを行う。多結晶質炭素を用いる場合は、やはりプラズマ・エ ッチングを行う（ポリシリコンのエッチング後）。複合ゲート電極のパターニン グ後においては、導電層５１０とポリシリコン層５１２が全く同じ長さと幅を有 するということは理解できよう。複合ゲート電極が完全に形成されたならば、周 知の技術によってフォトレジスト５１１を除去する。 図４ｃに示すように、複合ゲート電極５１３が形成されたならば、一対のＮ− 形の軽ドープドレイン（ＬＤＤ）領域５１４ａ及び５１４ｂが形成される。これ らのＬＤＤ領域５１４ａ及び５１４ｂは、標準的なＣＭＯＳ自己整合プロセスに よって形成される。これらの軽ドープドレイン領域５１４ａ及び５１４ｂは、約 ４０ＫＥＶのエネルギーで約１×１０14ｃｍ-2のドーズのリン原子を注入するこ とによって形成される。露出した酸化物層５０２は、基板５００の表面がインプ ラントによって損なわれるのを防ぐ。軽ドープドレイン領域５１４ａ及び５１４ ｂは、ゲート電極５１３の幅に沿って延びる両側壁と位置を合わせて形成される 。ポリシリコン層５１２は、ＬＤＤインプラントのためのマスクとして機能する 。このように、ＬＤＤ領域５１４ａ及び５１４ｂは、マスク位置合わせ許容差に かかわりなく、ゲート電極５１３と自己整合される。このような自己整合プロセ スは、金属ばかりで形成された全金属ゲートでは、チャンネル領域をインプラン トに対して十分にマスクすることができないので、不可能であるということは理 解できよう。また、ポリシリコン層５１２は、この段階でリン原子がドーピング されるということも理解できよう。 次に、図４ｄに示すように、全体の基板全体にわたって約２５００Åのほとん ど同じ形状の窒化ケイ素５１６が被着される。この窒化ケイ素層５１６は、ホッ ト・ウォール反応室内において約８００℃でＳｉＨ２Ｃｌ２及びＮＨ３を用いた ＬＰＣＶＤ法によって形成される。このようなプロセスでは、ほとんど同じ形状 の窒化ケイ素層を形成される。窒化ケイ素層５１６に良好な出発表面を与えるた めに、窒化ケイ素層に先立って、非常に薄い（約２００Å）の酸化物層を成長さ せてもよい。窒化ケイ素層が好ましくはあるが、窒化ケイ素層５１６に替えてＣ ＶＤ酸化物層を用いることができるということは理解できよう。 次に、図４ｅに示すように、窒化ケイ素層５１６を異方性エッチングすること により、ゲート電極５１３の両側に側壁スペーサ５１８ａ及び５１８ｂを形成す る。ウェーハ全面にわたって一様で正確にコントロールされた厚さを有するスペ ーサを形成するためには、同じ形状の層５１６が必要である。窒化ケイ素層は、 ＣＦ３／Ｏ２によるプラズマイオン・エッチングによって異方性エッチングされ る。ここで、導電層５１０がスペーサ５１８ａ及び５１８ｂとポリシリコン層５ １２によって完全に保護され、取り囲まれているということは注目に値する。こ のことは、層間誘電体の平坦化のような露出した金属層を激しく侵食する蒸気プ ロセスが後のプロセス・ステップで用いられるので、非常に重要である。 スペーサ５１８ａ及び５１８ｂが形成された後は、Ｎ＋形のソース／ドレイン 領域５２０ａ及び５２０ｂが形成される。Ｎ＋形のソース／ドレイン領域は、約 １００ｋｅｖのエネルギーで約６×１０15ｃｍ-2のドーズのヒ素原子をイオン注 入するによって形成される。スペーサ５１８ａ及び５１８ｂとポリシリコン層５ １２は、チャンネル領域がＮ＋形にドーピングされるのを防ぐ。ソース／ドレイ ン領域５２０ａ及び５２０ｂは、側壁スペーサ５１８ａ及び５１８ｂの外縁と位 置を合わせて形成される。ポリシリコン層５１２は、ヒ素原子によってＮ＋形に ドーピングされる。この場合も、酸化物層５０２は、ヒ素注入時にシリコン・基 板５００の表面が損傷されないよう保護する。 次に、基板５００は、普通の炉内で約１０分間、９００℃のＮ２雰囲気中にお いてアニール処理される。アニール処理は、ＬＤＤ及びソース／ドレイン・イン プラントからのリン及びヒ素原子を活性化させる。導電層５１０が高温処理に耐 えることができなければならないのは、この高温アニールのためである。アニー ル処理の後は、ソース／ドレイン領域上方の露出した酸化物５０２をＨＦ浸漬に よって除去する。 この段階では、ポリシリコン層５１２及びＮ＋形ソース／ドレイン領域５２０ ａ、５２０ｂ上にシリサイドを形成することができる。シリサイドは、製造され たトランジスタの性能を劇的に改善することができる。本発明においては、シリ サイドは周知の自己整合プロセスによって形成される。まず、図４ｆに示すよう に、素子構造全体にわたって、チタンまたはタングステンのような金属の薄い層 ５２２を形成する。次に、金属層５２２を、加熱またはアニールして、金属が反 応性シリコンと接触している全ての部分（すなわち、ソース／ドレイン領域５２ ０ａ及び５２０ｂ、及びポリシリコン層５１２上）にシリサイド反応を起こさせ 、それ以外の全ての部分（すなわち、スペーサ及びフィールド酸化物の上）では 、金属を未反応のままに保つ。その後、未反応金属をシリサイドを侵さないエッ チング剤を用いて選択的に除去する。このようにして、製造されたトランジスタ のゲート、ソース及びドレイン上には、図４ｇに示すように、シリサイド５２４ が 形成される。シリサイド形成時には、導電層５１０は、スペーサ５１８ａ及び５ １８ｂとポリシリコン５１２層によって十分に封止される。 この段階で本発明の複合ゲート電極を有するＬＤＤ ＭＯＳＦＥＴが完成する ということは理解できよう。ここで、本発明のＭＯＳＦＥＴ製造を完遂するため に用いられる他の周知プロセス・ステップについて説明する。ゲートには、その 後の金属層と分離するために、層間誘電体が被着される。このプロセスは、一般 に、平坦化のために蒸気流プロセスを用いるが、導電層５１０が十分に保護され ていないと、これに損傷が生じ得る。次に、この素子を回路の他の素子電気的に 接続するための金属コンタクトが作り込まれる。そして、汚染や短絡から素子を 保護するために、素子上に保護ガラスまたはパッシベーションが形成される。 以上、本発明は、ＬＤＤ ＭＯＳＦＥＴに関して説明したが、本発明の特徴は 、ＬＤＤ領域のない普通のトランジスタにも等しく適用可能であるということは 理解できよう。また、本願ではＮ形チャンネル・トランジスタについて詳細に説 明したが、本発明はＰ形チャンネル・トランジスタとしても実施可能であるとい うことも理解できよう。Ｐ形チャンネル素子を製造するに際しては、Ｐ形チャン ネル素子のドーピングにおける導電型が単にＮ形チャンネル素子の場合と逆にな るだけである。素子は、Ｐ−形ＬＤＤ領域及びＰ＋形ソース／ドレイン領域がそ れぞれ形成されたＮ形基板またはウェル中に形成される。ゲート電極は、ポリシ リコン空乏層効果をなくすために、やはり導電層上に形成されたポリシリコン層 よりなる複合ゲートを用いることになろう。また、ソース／ドレイン整合及びシ リサイド・プロセスのためには、やはりスペーサを用いることになろう。さらに 、本発明における複合ゲート電極は、長チャンネル・トランジスタにも、サブミ クロン・チャンネル・トランジスタにも効果的に用いることができるということ も理解できよう。 以上、本願においては、複合ゲート電極を有する新規なＬＤＤ ＭＯＳトラン ジスタと、標準的なＣＭＯＳに適用可能な製造プロセスについて説明した。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，Ｈ Ｕ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＭＧ，ＭＮ ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ， ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＵＺ，ＶＮ (72)発明者 カディーン，ケネス・シイ アメリカ合衆国 97229 オレゴン州・ポ ートランド・ノースウエスト クリークサ イド ドライブ・12900 (72)発明者 ラガーヴァン，ゴパル アメリカ合衆国 94043 カリフォルニア 州・マウンテンビュー・イースト ストリ ート ナンバー７・221 (72)発明者 ヤウ，レオポルド・ディ アメリカ合衆国 97229 オレゴン州・ポ ートランド・ノースウエスト ブロンソン クレスト ループ・3539

Claims (1)

  1. 【特許請求の範囲】 １．第１の導電型の基板に形成された金属酸化物半導体電界効果トランジスタに おいて、 上記基板上に形成されたゲート絶縁層と、 上記ゲート絶縁層上に形成された導電層、 上記導電層上に形成されかつ上記導電層とほぼ同じ長さ及び幅を有するポ リシリコン層、 を有する複合電極と、 上記基板中に上記複合ゲート電極の外縁と位置を合わせて形成された第２の導 電型の一対のソース／ドレイン領域と、 を具備した金属酸化物半導体電界効果トランジスタ。 ２．上記導電層が、TiN、Ｗ及び多結晶質炭素からなるグループより選択される 請求項１記載の金属酸化物半導体トランジスタ。 ３．上記導電層が、金属シリサイドである請求項１記載の金属酸化物半導体トラ ンジスタ。 ４．第１の導電型の基板上に形成された軽ドープドレイン型金属酸化物半導体ト ランジスタにおいて、 上記基板上に成されたゲート絶縁層と、 上記複合ゲート電極の幅沿いの横方向の両側壁を有する複合ゲート電極であっ て、 上記ゲート絶縁層上に形成された導電層、 上記導電層上に形成されたポリシリコン層、 を有し、上記ポリシリコン層と上記導電層がほぼ同じ長さと幅を有する複 合ゲート電極と、 上記複合ゲート電極の上記横方向の両側壁と位置を合わせて上記基板中に形成 された第１の濃度の第２の導電型の一対の軽ドープドレイン領域と、 上記複合ゲート電極の横方向の両側壁に隣接して形成された一対のスペーサと 、 上記第１の濃度より大きい第２の濃度の上記第２の導電型の一対のソース／ド レイン領域で、上記スペーサの外縁と位置を合わせて上記基板中に形成された一 対のソース／ドレイン領域と、 を具備した軽ドープドレイン型金属酸化物半導体トランジスタ。 ５．上記導電層が、TiN、Ｗ及び多結晶質炭素からなるグループから選択される 請求項４記載の軽ドープドレイン型金属酸化物半導体トランジスタ。 ６．上記スペーサが、窒化ケイ素である請求項４記載の軽ドープドレイン型金属 酸化物半導体トランジスタ。 ７．上記ポリシリコン層が、約３５００Åの厚さを有し、上記導電層が約５００ Åの厚さを有する請求項４記載の軽ドープドレイン型金属酸化物半導体トランジ スタ。 ８．上記第１の導電型がＰ形であり、上記第２の導電型がＮ形である請求項４記 載の軽ドープドレイン型金属酸化物半導体トランジスタ。 ９．さらに上記ポリシリコン層上及び上記ソース／ドレイン領域上に形成された シリサイドを具備する請求項４記載の軽ドープドレイン型金属酸化物半導体トラ ンジスタ。 １０．上記導電層が金属シリサイドである請求項４記載の軽ドープドレイン型金 属酸化物半導体トランジスタ。
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