JP2004503932A - Ｃｍｏｓプロセスのためのデュアルメタルゲートトランジスタ - Google Patents

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Abstract

半導体基板（１０２）内の第１導電型の第１トランジスタ（１３０）、及び第２導電型の第２トランジスタ（１３２）を形成する過程が示される。基板（１０２）は、第１導電型の第１ウェル（１０６）及び、第２導電型の第２ウェル（１０４）を有する。ゲート誘電体（１０８）はウェルの上方に形成される。その後、ゲート誘電体（１０８）上に第１金属層（１１０）が形成される。その後、第２ウェルの上に設けられた第１金属層（１１０）の一部が除去される。その後、第１の金属と異なる第２金属層（１１４）がウェル上に形成され、第２の金属（１１４）上にゲートマスクが形成される。その後、第１ウェル（１０６）の上の第１ゲートおよび第２ウェル（１０４）の上の第２ゲートを残すために金属層（１１０、１１４）がパターニングされる。次に第１（１３０）及び第２（１３２）トランジスタを形成すべく、第１（１０６）及び第２（１０４）ウェルにソース／ドレイン（１３８，１４２）が形成される。

Description

【０００１】
本発明の技術分野
本発明は半導体作製の分野に関する。より詳細には、ｎチャネルデバイス及びｐチャネルデバイスについて異なるゲート金属を組込む作製方法に関する。
【０００２】
関連技術
半導体作製の分野において、一致するしきい値電圧を有するｎチャネル及びｐチャネルトランジスタを形成することは典型的に望ましい。さらに、デバイス速度を増加させるためには、ｎチャネル及びｐチャネルのしきい値電圧の絶対値が０に近いことが好適である。半導体製造では、ｎチャネル及びｐチャネルのしきい値電圧は、チャネル注入物とポリシリコンゲートの選択的ドーピングとを組み合わせて従来から調節されている。典型的には、ｎチャネルデバイスのしきい電圧を調節するためにはチャネル注入物の使用は有効であるが、ｐチャネルデバイスではそれほど有効でない。さらに、ゲート誘電体の厚さが堅調に減少していることに伴い、ポリシリコンゲート構造の使用は実施し難くなっている。より詳細には、ｐ型ポリシリコンゲートからトランジスタチャネル内へのホウ素拡散及び、低いサーマルバジェットと薄いゲート酸化物を有したデバイスに伴うポリ空乏効果は、ポリシリコンゲートを最新技術に取り込むことをますます困難にしている。さらに半導体プロセスがゲート誘電体として二酸化シリコンを使用することから遠ざかることに伴い、ポリシリコンと代替のゲート誘電体構造との間の化学反応は、ポリシリコンをゲートとして選択することをより望ましいものとしない。従って、ｎチャネル及びｐチャネルしきい値電圧が一致し、十分に低い作製プロセスを実行することが望まれている。さらに、実行されたプロセスが代替のゲート誘電体材料と互換性を有することが好適である。
【０００３】
本発明は、添付の図面において限定の目的ではなく一例として示され、図面において同様の符号は類似の要素を示す。
当業者は、図中の要素が簡略及び明確にする目的で示されたものであり、必ずしも一定の比率に拡大して示されたものではないことを認識する。例えば、本発明の実施形態についての理解を深めることを促進すべく、図中の要素のうちのいくつかの寸法は他の要素に比べて誇張されている場合がある。
【０００４】
詳細な説明
図面を参照する。図１〜５は、本発明による半導体プロセスの一実施形態における様々な段階での断面図を示す。図１は、部分的に完成した半導体デバイス１００が示されている。図１に示される半導体デバイス１００は、第１ウェル１０４および第２ウェル１０６が形成された半導体基板１０２を有する。典型的には、半導体基板１０２は低濃度にドープしたｎ型又はｐ型の単結晶シリコンを有する。図示された半導体デバイス１００に関する実施形態は、第２導電型のトランジスタが形成される基板１０２の複数の領域に第２ウェル１０６が選択的に埋め込まれる間に、第１導電型のデバイスが形成される基板１０２の部分へ第１ウェル１０４が選択的に埋め込まれるツインウェルプロセスで形成される。ツインウェルプロセスの一実施形態において、第１ウェル１０４はそれ自体が第１ウェル１０４の導電型と反対のタブ（図示せず）によって包囲される。別の実施形態では、基板１０２は高濃度にドープしたバルク上に形成された低濃度ドープのエピタキシャル層を有していてもよい。例えば一実施形態では、基板１０２の図示された部分はｐ＋バルク上に形成されたｐ−エピタキシャル層であり、第２ウェル１０６がｐ型である一方で、第１ウェル１０４はｎ型にドープされている。ｎ導電型構造は、リン又はヒ素などの適切なｎ型不純物を半導体基板１０２に注入することによって形成可能であり、ｐ型構造はホウ素などの適切なｐ型不純物を注入することにより形成され得る。図１に示された第１ウェル１０４及び第２ウェル１０６は、トレンチ分離構造１１２によって互いから分離される。トレンチ分離構造１１２は、誘電材料などの適切な絶縁物からなるのでもよい。半導体デバイス１００の示された実施形態では、第１、第２ウェル１０４，１０６は、中間アイソレーション誘電体構造１１２によって互いから物理的に分離される。アイソレーション誘電体１１２は酸化物、窒化物あるいは他の適切な電気的な絶縁材料からなるのでもよい。
【０００５】
ゲート誘電体１０８は、基板１０２の第１、第２ウェル１０４，１０６の上方に形成される。一実施形態では、ゲート誘電体１０８は、好適には１０ナノメートル未満の厚さを備えて従来技術により熱的に形成された二酸化シリコンからなる。別の実施形態では、ゲート誘電体１０８は遷移金属酸化材料などの代替のゲート材料からなるのでもよい。そのような代替のゲート誘電材料は、それらの高い比誘電率（Ｋ）のために適切である。それは、膜の電気的及び容量特性に悪影響を及ぼさずに、より厚いゲート誘電体層の使用を可能にする。これらの代替のゲート誘電体として、適切な遷移金属酸化組成物がジルコニウム、ハフニウム、アルミニウム、ランタン、ストロンチウム、チタン、シリコン及び、これらの組合せの酸化物から選択される。
【０００６】
図１にさらに示されるように、第１の種類の金属の第１金属１１０はゲート誘電体１０８上に成膜される。下記により詳細に記載されるように、第１金属１１０は、第１導電型のトランジスタが形成される半導体基板１０２の部分から選択的に除去され、他の導電型のトランジスタが配置される箇所のみに第１金属１１０が存在するようになる。好適には第１金属１１０はゲート誘電体膜１０８の一体性を保護するために、化学気相成長法（ＣＶＤ）プロセスで成膜される。代替実施形態では、第１金属１１０はスパッタリングプロセスによって物理的に気相成長されてもよい。第１金属１１０が最終的にｐ型トランジスタに残る実施形態では、好適には第１の種類の金属はシリコンの価電子帯に近い仕事関数を有する。この実施形態では、第１金属１１０に好適な金属には、レニウム（Ｒｅ）、イリジウム（Ｉｒ）、白金（Ｐｔ）及び酸化ルテニウム（ＲｕＯ２）が含まれる。第１金属１１０がｎ型トランジスタに残る実施形態では、第１金属１１０は好適にはシリコンの伝導帯に近い仕事関数を有する。この実施形態では、第１金属１１０に好適な金属には、チタン（Ｔｉ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、及び窒化タンタル（ＴａＮ）が含まれる。
【０００７】
次に図２を参照する。第１金属１１０の部分が選択的に除去されている。図示された実施形態では、第１金属１１０の選択的除去は第２ウェル１０６を形成するために使用されるウェルマスクを使用して、マスク及びエッチングプロセスによって達成される。この実施形態では、第１金属１１０は、第２ウェル１０６（第２型のトランジスタが最終的にその上に形成される）の上から除去される。従って、トランジスタ形成が完成した後、第１金属１１０は第１導電型のトランジスタ構造に残存し、一方、第１金属１１０は第２導電型のトランジスタには存在しない。マスクのミスアライメントが後の処理に悪影響を及ぼさないため、図２に示されるように選択的に除去された第１金属１１０の部分を規定するための第２ウェルマスクなどのクリティカルディメンション（ＣＤ）を許容するマスクの使用が好適である。
【０００８】
次に図３を参照する。第２金属１１４は、半導体基板１０２の第１、第２ウェル１０４，１０６の上方に形成されて、第１金属１１０及び、ゲート誘電体１０８の露出した部分を被覆する。第２金属１１４は第２の種類の金属から形成され、第２の種類の金属は第１金属１１０として使用された第１の種類の金属とは異なる仕事関数を有する第２の種類の金属である。第１金属１１０として使用された第１の種類の金属がシリコンの価電子帯に近い仕事関数を有する実施形態では、第２金属１１４に使用された第２の種類の金属は、シリコンの伝導帯に近い仕事関数を有する。反対に、第１金属１１０として使用された第１の種類の金属がシリコンの伝導帯に近い仕事関数を有する実施形態では、第２金属１１４に使用された第２の種類の金属は、シリコンの価電子帯に近い仕事関数を有する。
【０００９】
好適には第１金属１１０及び、第２金属１１４は、伝導帯に近い仕事関数を有する種類の金属をｐ型ウェル領域の上方のゲート誘電体１０８に接触させて形成される。換言すると、ｎチャネルトランジスタがシリコンの伝導帯に近い仕事関数を有したゲート誘電体１０８上に金属を取り入れ、一方、ｐ型のトランジスタがシリコンの価電子帯に近い仕事関数を有したゲート誘電体１０８上のゲート金属を取り入れていることが好適である。例えば、第１ウェル１０４はｐ型トランジスタがその上に形成されるｎ型ウェル構造である場合には第１金属１１０の仕事関数はシリコンの価電子帯に近いことが好適である。他方、基板１０２のｐ型ウェル領域のゲート誘電体１０８上にある第２金属１１４は、シリコンの伝導帯に近い仕事関数を有する。
【００１０】
好適には、第２金属１１４は第１金属１１０より厚い。一実施形態では、第２金属１１４の厚さは第１金属１１０の厚さより少なくとも２倍厚く、より好適には少なくとも１０倍厚い。一実施形態における第１金属１１０の厚さは約１００オングストローム未満である一方で、第２金属１１４の厚さは約２００〜２０００オングストロームの範囲にある。第１金属１１０と同様に、第２金属１１４の成膜中に露出される誘電体膜１０８の部分の一体性を保護するために、第２金属１１４は、好適にはＣＶＤ成膜プロセスによって形成される。
【００１１】
次に図４を参照する。第１金属層１１０及び第２金属層１１４をパターニングするためにゲートマスク及びエッチングプロセスを行い、第１ウェル１０４の上の第１ゲート１２０と第２ウェル１０６の上方の第２ゲート１２２とに帰着した後の半導体デバイス１００が示される。第１ゲート１２０は、ゲート誘電体１０８上の第１金属１１０、及び第１金属１１０上に形成された第２金属１１４を有する。対照的に、第２ゲート１２２は、ゲート誘電体１０８に接する第２の金属１１４を有する。第２金属１１４は第１金属１１０より１桁厚いため、第１及び第２ゲート１２０，１２２は物理的寸法が実質的に同一であることにより、異なる厚さに関連したプロセスの困難を最小限にする。この開示の利益を受ける当業者は、第１導電型トランジスタのためのゲート誘電体１０８と接触させた第１の種類の金属の第１金属１１０の使用を、第２導電型トランジスタのためのゲート誘電体１０８と接触させた第２の種類の金属（ここで第１及び第２の種類の金属は異なる）の第２金属１１４の使用と結びつけることは、ホウ素拡散、ポリシリコン空乏効果及び代替のゲート誘電体膜との潜在的な非互換性などの、ポリシリコンゲートに関連した困難を回避する間にｎチャネルデバイス及びｐチャネルデバイスのしきい値電圧の整合を可能とすることを認識する。第１及び第２ゲート１２０，１２２の形成の前に基板１０２の適切な部分から第１金属１１０が選択的に除去されるため、第１及び第２ゲート１２０，１２２を形成するために単一のマスク及びエッチング工程のみが必要である。このように、第１ゲート１２０の第１及び第２金属は自己整合されている。さらに本発明は、後のフォトリソグラフィ工程に影響を及ぼし得る、第１及び第２ゲート１２０，１２２の間のミスアライメントを生じることなく行われる。示された実施形態の第１ゲート１２０は２種類の金属を有し、第２ゲート１２２は単一の金属を有するが、例えば、第１ゲート１２０は３層の積層からなり、第２ゲート１２２は２層の積層であるように、追加の金属あるいは他の導体要素が各ゲートの積層に加えられてもよい。そのような実施形態では、第１ゲート１２０は、白金の第１金属１１０、窒化タンタル（ＴａＮ）の第２金属１１４、及び、タングステン（Ｗ）の第３金属（図４には図示せず）有することがある。この実施形態では、第２ゲート１１４は、ＴａＮ第１金属及びＷ第２金属を有する。ドープしたポリシリコンなど別の導電材料で第３金属層を実施し得る。
【００１２】
次に図５を参照する。この開示に関連する半導体デバイス１００の部分は、第１導電型の第１トランジスタ１３０及び、第２導電型の第２トランジスタ１３２を形成することにより完成する。第１トランジスタ１３０は、適切なソース／ドレイン注入を行い適切なサイドウォール構造を形成することによって作製される。図示された実施形態では、第１トランジスタ１３０は、サイドウォール１３６を形成する前に低濃度ドープドレイン（ＬＤＤ）１３４を有し、その後半導体プロセスの分野で公知であるように、ソース／ドレイン領域１３８を形成すべく高濃度にドープした不純物分布を埋め込んでいる。
【００１３】
同様に、第２トランジスタ１３２は、低濃度ドープ不純物分布１４０の埋め込み、サイドウォール１３６の作製、及びその後の高濃度ドープしたソース／ドレイン領域１４２の埋め込みによって形成され、第１トランジスタ１３０がｐ型トランジスタである実施形態の場合には、不純物分布１３４，１３８は、ホウ素や他の適切なｐ型ドーパントのｐ型不純物分布である。第１トランジスタ１３０がｎ型トランジスタである実施形態では、不純物分布１３４，１３８は、リン、ヒ素、或いは他の適切なｎ型ドーパントのｎ型不純物分布である。サイドウォール１３６は好適には、例えば窒化シリコンなどの誘電材料からなる。
【００１４】
図５に示された半導体デバイス１００はさらに、ソース／ドレイン領域１３８への１対のコンタクト１５２、及び第１ゲート１２０及び第２ゲート１２２への１対のコンタクト１５４のほか、層間誘電体層１５０を有する。コンタクト１５４，１５２は、典型的にはタングステンなど第３の金属からなる。
【００１５】
半導体デバイス１００は、例えば、ソース／ドレイン領域がゲート誘電体１０８及び第１金属１１０の形成の前に注入される置換ゲート作製技術を含む、代替の作製技術又は工程フローによって作製されてもよい。この技術では、図６Ａ〜６Ｅに示されるように、ソース／ドレイン領域１３８，１４２は注入マスクとして置換ゲート構造１６０を使用して、基板１０２に埋め込まれる。置換ゲート構造１６０はゲートマスクを使用して、酸化膜１６１上にパターニングされる。置換ゲート構造１６０は、典型的には二酸化シリコンに対して良好なエッチング選択比を示すポリシリコンなどの材料からなる。
【００１６】
置換ゲート１６０の形成に続いて、基板上にＣＶＤ酸化物などの膜をブランケット成膜し、次に、置換ゲート１６２の上面を露出（図６Ｂ）すべく成膜された層を研磨することによって構造１６２が作製される。図６Ｃにおいて、置換ゲート１６０は構造１６２を残してエッチングされる。図６Ｄでは、ゲート誘電体１０８はウェハ全体に亙って形成され、第１金属１１０が上記のようにｐチャネル領域上に選択的に形成される。図６Ｅ，６Ｆにおいて、第２金属１１４及び第３金属１１６が成膜され、スタック（ゲート酸化物１０８、第１金属１１０、第２金属１１４及び、第３金属１１６で構成された、はゲート構造１１８を形成すべくエッチングされる。一実施形態では、第１金属１１０、第２金属１１４、及び第３金属１１６は、それぞれ白金、窒化タンタル、及びタングステンである。この場合、ゲート構造１１８はそれぞれのソース／ドレインの上方に延伸している。ゲートはチャネルに亙り、ソース／ドレインへに隣接し、拡張部がある。拡張部とゲートがゲート構造１１８を構成する。
【００１７】
ここに記載した置換ゲート技術は、ソース／ドレイン注入及び、ドーパント活性化アニールを有利にゲート誘電体、及び、それぞれ第１及び第２の金属層１１０，１１２の成膜の前に設ける。このプロセスの長所の１つは、ゲート誘電体及び第１及び第２金属の品質に有害となり得る高温のドーパント活性化アニールが、誘電体と金属層の成膜に先立って行なわれる点にある。
【００１８】
本発明は、特定の導電型、即ちポテンシャルの極性に関して記載されたが、当業者は導電型およびポテンシャルの極性が逆にすることも可能であることを認識する。
【００１９】
上記の明細書では、本発明は特定の実施形態に関して記載されてきた。しかし、当業者は、下記の請求項に記載される本発明の範囲を逸脱せずに、様々な修正および変更を行なうことが可能であることを認識する。従って、明細書及び図面は、限定的なものではなく例示的なものとみなされ、全てのそのような変更は本発明の範囲内に含まれる。
【００２０】
特定の実施形態に関して長所、他の利点および問題の解決策が上記に記載された。しかし、長所、利点、問題の解決策、並びにあらゆる長所、利点、解決策を生じさせ、或いは強調し得る任意の要素は、いずれか若しくは全てのクレームに臨界的、必要的、又は本質的な特徴又は要素とはみなされない。ここに使用される文言「からなる」、「含む」、又はその他の変化は、非排他的な包含物を網羅するものである。要素の列挙からなるプロセス、方法、物品或いは装置は、それらの要素のみならず、明確には列挙されない他の要素やそのようなプロセス、方法、物品或いは装置に固有の要素をも含み得る。
【図面の簡単な説明】
【図１】本発明の一実施形態による部分的に完成した半導体デバイスの部分断面図。
【図２】図１の後に続く製造工程を示し、第１ゲート金属が半導体デバイスの部分から選択的に除去されている部分断面図。
【図３】図２の後に続き、第１ゲート金属の上方に第２ゲート金属が成膜されている部分断面図。
【図４】図３の後に続く工程であり、成膜された金属がゲート構造にパターニングされている部分断面図。
【図５】図４の後に続く工程であり、ｎチャネルトランジスタ及びｐチャネルトランジスタが形成されている部分断面図。
【図６Ａ】本発明によって半導体デバイスを形成するための代替の工程フローを示す部分断面図。
【図６Ｂ】本発明によって半導体デバイスを形成するための代替の工程フローを示す部分断面図。
【図６Ｃ】本発明によって半導体デバイスを形成するための代替の工程フローを示す部分断面図。
【図６Ｄ】本発明によって半導体デバイスを形成するための代替の工程フローを示す部分断面図。
【図６Ｅ】本発明によって半導体デバイスを形成するための代替の工程フローを示す部分断面図。
【図６Ｆ】本発明によって半導体デバイスを形成するための代替の工程フローを示す部分断面図。

Claims (3)

  1. 第１及び第２ウェルにゲート誘電体を形成する工程と、
    ゲート誘電体の上方に第１の種類の金属の第１金属層を形成する工程と、
    第２ウェルの上方にある前記第１金属層の第１部分を除去する工程と、
    その後第１及び第２ウェルの上方に、前記第１の種類の金属と異なる第２の種類の金属の第２金属層を形成する工程と、
    前記第１及び第２ウェルの上方にゲートマスクを形成する工程と、
    第１ウェル上の第１ゲートと第２ウェル上の第２ゲートを残すべくマスクによって前記第１金属層および第２金属層をパターニングする工程と、
    前記第１ゲートに隣接している前記第１ウェルに第２の導電型の第１ソース及び第１ドレインを形成して第２トランジスタを形成する工程と、
    第２ゲートに隣接している前記第２ウェルに前記第１導電型の第２ソース及び第２ドレインを形成して第１トランジスタを形成する工程とからなる、第１導電型の第１ウェルと第２導電型の第２ウェルとを有した半導体基板に第１導電型の第１トランジスタ及び第２導電型の第２にトランジスタを形成する方法。
  2. 第１ウェル及び第２ウェルの少なくとも一部の上方にあるゲート誘電体と、
    前記第１ウェルと前記ゲート誘電体の上方の第１ゲートと、該第１ゲートは第１の種類の金属の第１領域と同第１の種類の金属と異なる第２の種類の金属の第２領域とを有することと、前記第１領域は前記ゲート誘電体上にあることと、
    前記第１ゲートに隣接している第１ウェルの中に形成された第１ソース及び第１ドレインと、
    前記第２ウェル及び前記ゲート誘電体の上方にある第２ゲートと、該第２ゲートは第２の種類の金属であることと、同第２の種類の金属は前記第１の種類の金属とは異なっていることと、
    前記第２ゲートに隣接している第２ウェルに形成された第２ソース及び第２ドレインとからなる、第１導電型の第１ウェルと第２導電型の第２ウェルとを有した半導体基板中の半導体デバイス。
  3. 第１ウェルの上方の第１の除去可能ゲートと、第２ウェルの上方の第２の除去可能ゲートとを形成する工程と、
    前記第１の除去可能ゲートに隣接している第１ウェルに第２導電型の第１ソース及び第１ドレインを形成する工程と、
    前記第２の除去可能ゲートに隣接している第２ウェルに第１導電型の第２ソース及び第２ドレインを形成する工程と、
    前記第１及び第２の除去可能ゲートを除去する工程と、
    前記第１及び第２ウェルの上方のゲート誘電体を形成する工程と、
    前記ゲート誘電体の上方に第１の種類の金属の第１金属層を形成する工程と、
    前記第２ウェルの上方にある第１金属層の第１部分を除去する工程と、
    その後第１及び第２ウェルの上方に前記第１の種類の金属と異なる第２の種類の金属の第２金属層を形成する工程と、
    第１及び第２ウェルの間にある、前記第２金属層の第１部分を除去する工程とからなり、
    その結果第１トランジスタは第２ウェルに形成され、第２トランジスタは第１ウェルに形成される、第１導電型の第１ウェルと第２導電型の第２ウェルとを有した半導体基板に第１導電型の第１トランジスタ及び第２導電型の第２にトランジスタを形成する方法。
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