KR20070017555A - 반도체 공정과, 단일 금속 게이트 전극을 갖는 듀얼 금속산화물 게이트 유전체를 포함하는 집적 회로 - Google Patents

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KR20070017555A
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올루번미 오. 아데투투
스리칸스 비. 사마베담
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프리스케일 세미컨덕터, 인크.
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Abstract

반도체 제조 공정은, 제1과 제2 웰 영역 상에 제1과 제2 트랜지스터를 각각 형성하는 단계를 포함하고, 상기 제1 트랜지스터는 제1 게이트 유전체를 갖고, 상기 제2 트랜지스터는 제1 게이트 유전체와는 상이한 제2 게이트 유전체를 갖는다. 제1 트랜지스터는 제1 게이트 전극을 갖고, 제2 트랜지스터는 제2 게이트 전극을 갖는다. 제1과 제2 게이트 전극은 조합에서 동일하다. 제1 게이트 유전체와 제2 게이트 유전체 모두는 하프늄 산화물과 알류미늄 산화물과 같은 높은-K 유전체를 포함할 수 있다. 제1과 제2 게이트 전극 모두는 각 게이트 유전체 위에 놓이는 게이트 전극층을 포함한다. 게이트 전극층은 TaSiN 또는 TaC가 바람직하다. 제1과 제2 게이트 전극 모두는 게이트 전극층 위에 놓이는 도전층을 포함할 수 있다. 그런 일 실시예에서, 도전층은 폴리실리콘과 텅스텐을 포함할 수 있다.
반도체 제조 공정, 트랜지스터, 게이트 유전체, 단일 금속 게이트 전극, 도전층, 집적회로

Description

반도체 공정과, 단일 금속 게이트 전극을 갖는 듀얼 금속 산화물 게이트 유전체를 포함하는 집적 회로{SEMICONDUCTOR PROCESS AND INTEGRATED CIRCUIT HAVING DUAL METAL OXIDE GATE DIELECTRIC WITH SINGLE METAL GATE ELECTRODE}
본 발명은 반도체 제조 공정 분야에 관한 것이고, 더 구체적으로는, CMOS(complementary metal oxide semiconductor) 반도체 공정 분야에 관한 것이다.
기존 CMOS 제조 공정은 PMOS와 NMOS 트랜지스터 모두에 단일 게이트 유전체를 사용해 왔다. 기존 게이트 유전체는 SiO2, SiON, 및 Si3N4를 포함한다. 소형 디바이스를 수용하기 위해 이들 유전체(tox)의 두께가 점차 작아짐에 따라, 직접 터널링에 기인한 게이트 누전이 증가했다. 또한, 얇은 산화물 트랜지스터의 폴리실리콘 공핍(depletion) 효과로 인해 게이트 커패시턴스는 바람직하지 못하게도 중요해졌다.
높은 유전체 상수(높은 K 재료)를 갖는 재료가 얇은 게이트 유전체와 연관된 일부 문제점들을 해결하기 위해 사용되었다. 높은 K 유전체 트랜지스터는 비교적 두꺼운 게이트 유전체로 제조될 수 있고, 비교적 얇은 게이트 유전체를 갖는 기존 트랜지스터와 동일한 커패시턴스 효과를 여전히 달성할 수 있다. 가장 널리 구현 되어왔던 높은 K 재료는 하프늄 산화물(예를 들어, HfO2), 알류미늄 산화물(예를 들어, Al2O2), 및 그들의 유도체들과 같은 금속산화물 화합물을 포함한다.
높은 K 재료가 유전체 두께 문제를 경감시키는 이득을 가져오는 한편, 높은 K 재료는 NMOS와 PMOS 트랜지스터들의 임계 전압에 의도되지 않은 비대칭 효과를 가짐이 관찰되었다. 하프늄 산화물 금속산화물 게이트 유전체는, 임계 전압과 구동 전류를 포함하는 디바이스 파라미터에 부정적 영향을 갖는, 중간밴드로 게이트 전극의 일함수(work function)를 피닝(pinning)하는 경향이 있슴이 이론화되었다. 더욱이, 하프늄 산화물과 같은 금속산화물 게이트 화합물에 대한 페르미 피닝(Fermi pinning)은, 특히 도핑된 폴리실리콘을 게이트 전극으로 사용할 때, NMOS 트랜지스터보다는 PMOS 트랜지스터에서 더욱 현저하다(즉, PMOS 트랜지스터의 디바이스 파라미터가 NMOS 트랜지스터의 것들보다도 더 영향을 받음). 단일의 높은 K 게이트 유전체가 사용될 때 관찰가능한 디바이스 특성들에서 비대칭적 시프트를 해결하면서, 매우 얇은 게이트 유전체와 연관된 문제들을 해결하기 위해 높은 K 재료들을 포함하는 공정을 구현하는 것이 바람직할 것이다. 또한, 구현되는 프로세스가 단일 게이트 전극 재료를 사용하여 공정 흐름을 단순화한다면 더 바람직할 것이다.
본 발명은 예로써 설명되고, 유사 참조번호가 유사 소자를 지시하는 첨부된 도면들에 의해서 제한되지는 않는다.
도 1은 웨이퍼(wafer) 상에 제1 게이트 유전체층이 형성되는 반도체 웨이퍼의 부분 단면도이다.
도 2는 제1 게이트 유전체층 상에 게이트 전극층이 형성되는 도 1에 후속하는 공정을 나타낸다.
도 3은 게이트 전극층 상에 도전층과 반사방지(antireflective) 코팅이 형성되는 도 2에 후속하는 공정을 나타낸다.
도 4는 반사방지 코팅의 제1 부분 상에 하드 마스크(hard mask)가 형성되는 도 3에 후속하는 공정을 나타낸다.
도 5는 반사방지 코팅, 도전층, 및 게이트 전극층의 노출 부분들이 제거되는 도 4에 후속하는 공정을 나타낸다.
도 6은 웨이퍼의 제2 부분 상에 제2 게이트 유전체가 형성되는 도 5에 후속하는 공정을 나타낸다.
도 7은 제2 게이트 유전체 상에 제2 게이트 전극층, 도전층, 및 반사방지 코팅이 형성되는 도 6에 후속하는 공정을 나타낸다.
도 8은 웨이퍼의 제2 부분 상에 포토레지스트 마스크가 형성되는 도 7에 후속하는 공정을 나타낸다.
도 9는 제2 반사방지 코팅, 도전층, 및 게이트 전극층의 노출 부분들이 제거되는 도 8에 후속하는 공정을 나타낸다.
도 10은 웨이퍼의 제1과 제2 부분들 상에 제1과 제2 게이트 전극들이 형성되는 도 9에 후속하는 공정을 나타낸다.
도 11은, 본 발명의 제2 실시예에 따라서, 웨이퍼의 제1 부분 상에 제1 게이트 전극이 형성되는, 도 3에 후속하는 공정을 나타낸다.
도 12는 제1 게이트 전극 상에 하드 마스크가 형성되는 도 11에 후속하는 공정을 나타낸다.
도 13은 웨이퍼의 제2 부분 상에 제2 게이트 유전체가 형성되는 도 12에 후속하는 공정을 나타낸다.
도 14는 웨이퍼 상에 제2 게이트 전극층, 도전층, 및 반사방지 코팅이 형성되는 도 13에 후속하는 공정을 나타낸다.
도 15는 웨이퍼의 제2 부분 상에 제2 게이트 전극이 형성되는 도 14에 후속하는 공정을 나타낸다.
도 16은 웨이퍼 상에 제1 게이트 유전체층이 형성되는 반도체 웨이퍼의 부분적 단면도이다.
도 17은 웨이퍼의 제1 부분 상에 제2 게이트 유전체층이 형성되는 도 16에 후속하는 공정을 나타낸다.
도 18은 웨이퍼의 제2 부분 상에 제3 게이트 유전체층이 형성되는 도 17에 후속하는 공정을 나타낸다.
도 19는 웨이퍼의 제1과 제2 부분들 상에 제1과 제2 게이트 전극이 형성되는 도 18에 후속하는 공정을 나타낸다.
도 20은, 다른 실시예에 따라서, 웨이퍼의 제1 부분 상에 제2 게이트 유전체층이 형성되는 도 16에 후속하는 공정을 나타낸다.
도 21은 웨이퍼의 제1과 제2 부분들 상에 제1과 제2 게이트 전극들이 형성되는 도 20에 후속하는 공정을 나타낸다.
당업자라면, 도면들의 소자들이 단순성과 명료성을 위해 도시되었고 반드시 스케일하기 위해 그려지지는 않았슴을 이해할 것이다. 예를 들어, 도면들의 일부 소자들의 치수는 다른 소자들에 비해 과장되어 본 발명의 실시예들의 이해를 도울 것이다.
일반적으로 말하자면, 본 발명은 2개의 상이한 게이트 유전체와 한 개의 게이트 전극 사용을 병합하는 CMOS 제조 공정이다. 상이한 게이트 유전체들은 게이트 전극 재료의 차이를 보상하고, 한편 단일 게이트 전극의 사용은 공정 흐름을 단순화시키고, 공정의 비용을 감소시킨다. 2개의 상이한 특정 공정 흐름들 또는 집적화 기술이 명백히 설명된다.
이하, 도 1의 참조에서, 공정 흐름의 중간 단계에서 도시된 반도체 웨이퍼(102)의 부분 단면도가 도시된다. 도시된 실시예에서, 웨이퍼(102)는 서로에 측방향으로 배치되는 제1 웰(well) 영역(104)(또한 제1 웰(104)으로서도 지칭됨)과 제2 웰 영역(106)(제2 웰(106))을 포함한다. 제1 웰(104)과 제2 웰(106)은 반대 극성의 불순물을 포함하여, 웰들 중의 하나가 P-도핑된 웰이고 웰들 중의 하나가 n-도핑된 웰이도록 한다. 기재된 실시예에서, 제1 웰(104)은 NMOS 트랜지스터가 형성되는 p-도핑된 웰(P-웰)이고, 제2 웰(106)은 PMOS 트랜지스터가 형성되는 n-도핑된 웰(n-웰)이다.
분리 유전체 트렌치(108)는 웨이퍼(102) 내에 제조되었다. 그들의 이름들이 내포하는 것과 같이, 분리 유전체 트렌치(108)는 인접한 디바이스들(트랜지스터들) 간의 전기적 및 물리적 분리를 제공하는 역할을 한다. 분리 유전체 트렌치(108)는, 웨이퍼(102)로 트렌치를 에칭하고, 트렌치를 피착되는 유전체로 채우고, 잉여 유전체를 제거하기 위해 웨이퍼를 폴리싱하거나 에칭하여, 형성된 실리콘-산화물(또는 다른 유전체) 화합물로 구성되는 것이 선호된다. 다른 경우, 분리 유전체 트렌치는, 분리 영역을 정의하기 위해 실리콘 질화물이 피착되고 패터닝되어(patterened), 그 후 웨이퍼(102)의 노출된 실리콘이 열 산화되어 분리 유전체를 형성하는 기존 LOCOS 공정을 사용하여 형성될 수 있다.
웰(104, 106)과 분리 트렌치(108)의 형성에 후속하여, 제1 게이트 유전체(110)가 전체 웨이퍼(102)에 걸쳐 블랭킷(blanket) 피착된다. 제1 유전체는 제1 유형의 트랜지스터들에 대해 게이트 유전체로서 동작할 것이다. 기재된 실시예에서, 제1 유전체(110)는 제1 웰(104) 위에 형성되는 트랜지스터들에 대해 게이트 유전체로서 동작할 것이다. 제1 웰(104)이 p-웰인 일 실시예에서, 제1 게이트 유전체(110)는 NMOS 트랜지스터들에서 사용되는 게이트 유전체이다. 그런 일 구현에서, 제1 유전체(110)는 화학 증착법(chemical vapor deposition;CVD)에 의해 형성되는 금속 산화물 화합물이다. 제1 유전체(110)로서 사용하기에 바람직한 금속 산화물 화합물은 란탄 산화물(바람직하게는, La2O3)이다. 제1 게이트 유전체의 전형적인 두께는 0.5 내지 10 나노미터의 범위에 있다.
이하에 도 2 및 도 3의 참조에서, 제1 유전체(110)를 형성 후에, 제1 유전체(110) 상에, 순차적으로, 게이트 전극층(112), 도전층(114), 및 반사방지 코팅(ARC;116)을 피착하여 제1 게이트 스택(111)이 형성된다. 일 실시예에서, 게이트 전극층(112)은 바람직하게는 1 내지 20 나노미터의 범위의 두께를 갖는 TaSiN층이다. 다른 실시예에서, 게이트 전극층(112)은 1 내지 20 나노미터의 범위의 두께를 갖는 TaC층이다.
도전층(114)은, 예를 들어, 집적화 쟁점들을 단순화하기 위해 사용될 수 있는 선택층이다. 도전층(114)은, 약 10 내지 100 나노미터의 범위의 두께를 갖는 두껍게 도핑된 폴리실리콘, 텅스텐, 또는 다른 적당한 전기적 도전 재료가 바람직하다. 반도체 공정의 분야에서 잘 공지된 바와 같이, 반사방지 코팅(ARC;116)은 후속적 포토리소그래피 단계를 용이하게 하기 위해 사용되는 비교적 얇은 층이다. ARC(116)는 포토리소그래피 노출 파장에 많이 흡수되는 SixNy 또는 폴리머로 구성될 수 있다.
이하에 도 4를 참조하면, ARC(116)의 형성에 후속하여, 제1 웰 영역(104) 위에 ARC(116) 상에 하드 마스크(120)가 선택적으로 형성된다. 하드 마스크(120)는 CVD에 의해 형성되는 실리콘 산화물층이 바람직하다. 하드 마스크(120)는, 제2 웰 영역(106) 상에 필적하는 게이트 스택의 형성 동안 제1 웰 영역(1-4) 상에 제1 게이트 스택(111)을 보호하는 역할을 한다.
이하에 도 5를 참조하면, 하드 마스크(120)의 패터닝에 후속하여, 제1 게이 트 스택(111)의 노출된 부분들이 제거된다. 게이트 스택(111)의 노출 부분들은 제2 웰 영역(106) 위의 게이트 스택의 부분들을 포함한다. 제2 웰 영역(106) 위의 게이트 스택의 부분들의 제거는 제1 웰 영역(104) 위에 게이트 스택(111)의 부분들 상에 보호 코팅을 유지하면서 제2 웰 영역(106) 위의 웨이퍼(106)의 상부 표면을 노출시킨다.
도 6의 참조에서, 웨이퍼(102) 상에 제2 게이트 유전체(130)가 비선택적으로 피착된다. 제2 게이트 유전체(130)는 제1 게이트 유전체(110)와는 다른 재료이고, 제2 웰 영역(106) 상에 제2 게이트 유전체(130)의 두께는 제1 웰 영역(104) 상의 제1 게이트 유전체(110)의 두께와는 다를 것이다. 본 발명의 일 실시예에서, 제1 게이트 유전체(110)와 제2 게이트 유전체(130) 모두는 높은 K 유전체들임이 중요하다. 이 개시의 목적을 위해, 높은 K 유전체는, SiO2의 유전체 상수의 적어도 1.5배인 유전체 상수를 갖는 유전체이다. 탄탈-기반의 게이트 전극을 갖는 PMOS 트랜지스터와 연결하여 그것을 사용하기에 적절한 일 실시예에서, 제2 게이트 유전체(130)는 0.5 내지 10 나노미터의 범위의 두께를 갖는 피착된 알류미늄 산화막을 포함한다.
도 7에서, 제2 게이트 유전체(130) 상에 제2 게이트 유전체막(132), 제2 게이트 전극(132) 상에 제2 도전막(134), 및 제2 도전막(136) 상에 제2 ARS막(136)을 순차적으로 피착하여 제2 게이트 스택(131)이 형성된다. 일 실시예에서, 제2 게이트 전극(132)이 제1 게이트 전극막(112)과 동일한 조합과 두께를 갖고, 제2 도전 막(134)이 제1 도전막(114)과 동일한 조합과 두께를 갖고, 제2 ARC(136)는 제1 ARC(116)와 동일한 조합과 두께를 갖는다는 점에서 제1 게이트 스택(111)과 유사하다. 선택적 제1 도전층(114)을 생략하는 실시예들에서, 제2 게이트 스택(131)으로부터 제2 도전층(134) 등이 생략되어서, 제1과 제2 게이트 스택들(111, 131)은 조합과 치수(두께)에서 거의 유사하다.
도 8과 도 9에서, 제2 웰 영역(106) 상에 제2 게이트 스택(131) 위에 포토레지스트 마스크(140)가 패터닝된다. 그 다음, 제1 게이트 스택(111)의 부분들을 제거하기 위해 사용되는 에칭 시퀀스와 거의 유사한 에칭 시퀀스를 사용하여, 제2 게이트 스택(131)의 노출 부분들(제2 웰 영역(106) 위에 있지 않은 부분들)이 제거된다. 제2 게이트 스택(131)의 노출 부분들의 제거에 후속하여, 추가 공정을 계속하기 전에, 도 9에 도시된 포토레지스트층(140)의 남은 부분들, 그리고 도 9에 도시된 하드 마스크(120)의 남은 부분들을 벗겨낸다.
도 10에서, 제1과 제2 웰 영역(104, 106) 각각 위에 제1과 제2 트랜지스터(150, 160)를 생성하기 위해, 기존 게이트 전극 에칭 시퀀스가 수행되었다. 제1과 제2 트랜지스터(150, 160)는 바람직하게는 극성이 반대이어서, 예를 들어, 제1 트랜지스터(150)가 NMOS 트랜지스터이고 제2 트랜지스터(160)가 PMOS 트랜지스터이도록 한다. 제1과 제2 트랜지스터(150, 160)의 게이트 유전체는 조합에서 상이하다. 상술된 바와 같이, 예를 들어, 제1 게이트 유전체(110)는 란탄 산화물과 같은 제1 재료로 구성될 수 있고, 한편 제2 게이트 유전체(130)는 알류미늄 산화물과 같은 제2 재료로 구성될 수 있다. 더욱이, 제1과 제2 트랜지스터(150, 160)는 상이 한 극성이고, 상이한 게이트 유전체를 가지며, 양쪽의 트랜지스터의 게이트 전극은 조합과 두께 모두에서 거의 동일하다.
당업자라면, 반도체 공정에서, 제1과 제2 트랜지스터(150, 160)의 제조를 완료하기 위해 추가로 기존 공정 단계들(도시 생략)이 수행됨을 이해할 것이다. 예로써, 트랜지스터를 완료하기 위해, 한 개 이상의 확장 주입(extension implant), 할로 주입(halo implant), 스페이서(spacer) 형성, 및 소스/드레인 주입 단계들이 수행될 수 있다. 또한, 원하는 기능성을 달성하기 위해 원하는 방식으로 트랜지스터들을 접속하기 위해 복수 레벨의 상호접속을 통상적으로 포함하는 기존 백앤드(backend) 공정(도시 생략)이 요구된다.
도 11 내지 도 15에서, 본 발명에 따른 제조 공정의 제2 실시예의 관련 부분들이 도시된다. 이 제2 실시예에서 도 11 이전에, 도 1 내지 도 3에 대해 도시되고 기재된 공정 시퀀스가 수행된다. 그러나, 그 이후, 공정 시퀀스가 도 4 내지 도 10에 도시된 시퀀스와는 상이하다.
도 11의 참조에서, 도 3에 도시된 바와 같이 제1 게이트 유전체(110) 상에 제1 게이트 스택(111)의 형성에 후속하여, 기존 게이트 전극 형성 시퀀스를 사용하여 제1 게이트 스택(111)으로부터 제1 웰 영역(104) 위에 게이트 전극(151)이 형성된다. 더 구체적으로, 원하는 게이트 전극(151)이 형성될 곳만 제외하여 게이트 스택(111)을 노출시키는 제1 게이트 스택(111) 상에 포토레지스트층을 패터닝하여 게이트 전극(151)이 형성된다. 그 이후, 기존 게이트 전극 에칭 공정 시퀀스를 사용하여 제1 게이트 스택(111)이 에칭된다.
도 12에서, 실리콘 질화물로 구성되는 것이 바람직한 하드 마스크(202)가 웨이퍼(102) 상에 피착되고, 제2 웰 영역(106) 위에 하드 마스크의 부분들을 제거하기 위해 선택적으로 에칭되어, 제2 웰 영역(106)의 상부 표면을 노출시킨다. 그 다음, 도 13에 도시된 바와 같이, 제2 게이트 유전체(130)가 피착된다.
도 14에서, 제2 게이트 스택(131)이, 제1 게이트 전극(151)이 형성되는 제1 게이트 스택(111)의 조합과 두께와 동일한 조합과 두께를 갖는 웨이퍼(102) 상에 형성된다. 도 15에서, PMOS 게이트 마스크로 포토레지스트층을 패터닝하고 그 이후에 제2 게이트 스택(131)의 노출 부분들을 에칭하여 제2 게이트 유전체(161)가 형성된다. 또한, 적절한 에칭 공정으로 웨이퍼로부터 하드 마스크(202)가 제거된다.
본 발명의 일 실시예는 2층 게이트 유전체의 사용을 포함한다. 본 실시예의 2가지의 변형은, 제1과 제2 웰 모두 위에 게이트 유전체가 2층이라는 제1 변형과, 웰들 중의 하나 위의 게이트 유전체가 1층 유전체인 한편 제2 웰 상의 게이트 유전체가 2층 유전체인 제2 변형을 포함한다. 바람직하게는 5 내지 100 옹스트롬(angstroms) 두께의 제1 유전체층은 NMOS와 PMOS 측 모두에서 동일할 수 있다. 바람직하게는 5 내지 20 옹스트롬의 두께인 제2 층은 상이한 게이트 전극 일함수들을 생성하기 위해 제1 웰을 덮는 제1 조합과 제2 웰을 덮는 제2 조합을 갖는다. 이 제2 층은 기본적으로 일함수를 설정하는 유전체층이다.
이하에 도 16 내지 도 19의 참조에서, 본 발명의 일 실시예는 제1 게이트 유전체(즉, 제1 웰(104)을 덮어 형성되는 게이트 유전체)가, 제1 웰(104)을 덮는, 제 1 유전체막(210)을 덮는 제2 유전체막(220)을 포함한다. 제2 게이트 유전체(즉, 제2 웰(106) 위에 형성되는 게이트 유전체)는 제1 게이트 유전체막(210)을 덮는 제3 유전체막(230)을 포함한다. 본 실시예가, NMOS와 PMOS 트랜지스터가 거의 동일한 조합의 게이트 전극을 사용하는 경우의 NMOS와 PMOS 트랜지스터들에 대해 상이한 게이트 유전체들을 갖는다는 개념을 포함하지만, 다른 게이트 유전체들은 공통적 유전체막을 포함한다. 더 구체적으로, 도 16의 참조에서, 제1 웰(104)과 제2 웰(106)을 덮는 제1 유전체막(210)이 형성된다. 일 구현에서, 제1 유전체막(210)은, 약 5 내지 100 옹스트롬 범위의 두께를 갖는 SiO2, 하프늄 산화물, 또는 다른 높은-K 유전체이다. 제1 유전체막(210)은 ALD(atomic layer deposition), CVD, 또는 PVD에 의해 피착될 수 있다. 그 다음, 제2 유전체막(220)은, 도 17에 도시된 것처럼, 피착되고 패터닝되어, 제1 웰(104)을 덮는 제2 유전체막(220)은 남아 있지만, 제2 웰(106)을 덮는 부분은 제거된다. 그 다음, 제3 유전체막(230)은, 도 18에 도시된 것처럼, 피착되고 패터닝되어, 제2 웰(106)을 덮는 제3 유전체막(230)은 남아 있지만, 제1 웰(104)을 덮는 부분은 제거된다. 제2 유전체막(220)은 5 내지 20 옹스트롬의 LaAlO3 또는 란탄 산화물이 바람직하고, 한편 제3 유전체막(230)은 5 내지 20 옹스트롬의 알류미늄 산화물이 바람직하다. 제1 유전체막(210)과 같이, ALD, CVD, 또는 PVD에 의해 제2와 제3 유전체막(220, 230)이 형성될 수 있다. 도 19에서, 제1과 제2 웰(104, 106) 각각을 덮는 제1과 제2 게이트 스택(151, 161)이 형성된다.
도 20과 도 21의 참조에서, 제1 웰(104) 상에 형성된 게이트 유전체가 제1 유전체막(210)을 덮는 제2 유전체막(220)을 포함하고, 한편 제2 웰(106) 상에 형성된 게이트 유전체가 기판(즉, 제2 웰 영역(106))을 덮는 제1 유전체막(210)을 포함하는 선행 문단에서 기재된 시퀀스의 변형이 도시된다. 이 구현은, 제1 유전체막(210)을 피착하고, 그 이후에 제2 웰 영역(106)을 덮는 제2 유전체막(220)의 부분들을 제거하기 위해 제2 유전체막(220)을 피착하고 패터닝하여 달성된다. 도 21에서, 제1과 제2 게이트 유전체 각각을 덮어서 게이트 스택(151과 161)이 형성된다. 일 구현에서, 제1 유전체막(210)은 SiO2, 하프늄 산화물, 또는 알류미늄 산화물로 구성될 수 있고, 한편 제2 유전체막(220)은 란탄 산화물이다.
전술된 명세에서, 본 발명은 특정 실시예들을 참조하여 기재되었다. 그러나, 당업자라면, 아래 청구항들에서 기재된 바와 같이 본 발명의 범위를 벗어나지 않고 다양한 수정과 변경이 될 수 있슴을 이해할 것이다. 예를 들어, 도 1에 도시된 디바이스 구조의 대안으로, 제1 웰(104)이 n-도핑된 웰이고, 제2 웰(106)이 p-도핑된 웰이다. 또한, 제1과 제2 게이트 전극층(112, 132)과 제1과 제2 도전층(114, 134)은 개시된 것들과는 상이한 재료들일 것이다. 더욱이, 기재된 층의 두께는 개시된 두께 값을 벗어날 수 있다. 따라서, 명세서와 도면은 제한적 관점보다는 설명적인 관점으로 고려되어야 하고, 모든 그럼 수정은 본 발명의 범위 내에 포함되려고 의도된다.
특정 실시예들에 관하여 이점, 다른 이득, 및 문제의 해결책이 상술되었다. 그러나, 임의의 이점, 이득, 또는 해결책이 발생하거나 또는 더 공고되도록 할 수 있는 이점, 이득, 문제의 해결책, 및 임의의 소자가 임의의 또는 모든 청구항들의 중요하거나, 필수적이거나, 또는 기본적 특징 또는 소자로서 해석되어서는 안 된다. 본 명세서에서 사용되는 바와 같이, "포함한다(comprises)", "포함하는(comprising)"이라는 용어들 또는 그것들의 임의의 다른 변형들이 비배타적 포괄성(non-exclusive inclusion)을 위해 의도되어, 소자들의 리스트를 포함하는 공정, 방법, 제품, 또는 장치는 단지 이들 소자만을 포함할 뿐만이 아니라, 또한 명백히 리스트되지 않거나 또는 그런 공정, 방법, 제품, 또는 장치에 고유하지 않은 다른 소자들을 포함할 수도 있다.

Claims (27)

  1. 반도체 제조 공정으로서,
    제1 웰(well) 영역 상에 접촉하는 제1 게이트 유전체와, 제2 웰 영역 상에 접촉하는 제2 게이트 유전체를 형성하는 단계 - 상기 제1과 제2 게이트 유전체의 조합은 상이함 -; 및
    상기 제1 게이트 유전체 상에 접촉하는 제1 게이트 전극과, 상기 제2 게이트 유전체 상에 접촉하는 제2 게이트 전극을 형성하는 단계 - 상기 제1과 제2 게이트 전극은 조합과 두께에서 동일함 -
    를 포함하는 반도체 제조 공정.
  2. 제1항에 있어서, 상기 제1과 제2 게이트 유전체 모두는 높은-K 유전체인 반도체 제조 공정.
  3. 제2항에 있어서, 상기 제1 게이트 유전체는 란탄 산화물이고, 상기 제2 게이트 유전체는 알류미늄 산화물인 반도체 제조 공정.
  4. 제3항에 있어서, 상기 제1과 제2 게이트 전극은, 상기 제1과 제2 유전체 각각의 위에 접촉하여 탄탈함유층(tantalum-bearing layer)을 포함하는 반도체 제조 공정.
  5. 제4항에 있어서, 상기 탄탈함유층은 Tac로 실질적으로 이루어지는 반도체 제조 공정.
  6. 제4항에 있어서, 상기 탄탈함유층은 TaSiN로 실질적으로 이루어지는 반도체 제조 공정.
  7. 제4항에 있어서, 상기 제1과 제2 게이트 전극은, 상기 탄탈함유층 위에 접촉하는 도전층을 포함하고, 상기 도전층은 폴리실리콘과 텅스텐으로 구성된 그룹으로부터 선택되는 반도체 제조 공정.
  8. 제1항에 있어서, 상기 제1 게이트 유전체는, 상기 제1 웰 영역의 상부 표면 상에 제1 유전체막을 덮는 제2 유전체막을 포함하고, 상기 제2 게이트 유전체는 상기 제2 웰 영역의 상기 상부 표면 상에 상기 제1 유전체막을 덮는 제3 유전체막을 포함하는 반도체 제조 공정.
  9. 제1항에 있어서, 상기 제1 게이트 전극은 제1 유전체막을 덮는 제2 유전체막을 포함하고, 상기 제2 게이트 전극은 상기 제2 웰의 상부 표면 상에 상기 제2 유전체막을 포함하는 반도체 제조 공정.
  10. 반도체 제조 공정으로서,
    제1 웰 영역 위에 제1 트랜지스터와 제2 웰 영역 위에 제2 트랜지스터를 형성하는 단계를 포함하고,
    상기 제1 트랜지스터는 제1 게이트 유전체를 포함하고, 상기 제2 트랜지스터는 상기 제1 게이트 유전체와는 조합에서 다른 제2 게이트 유전체를 포함하며,
    상기 제1 트랜지스터는 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 제2 게이트 전극을 포함하며, 상기 제1과 제2 게이트 전극은 조합에서 동일한
    반도체 공정.
  11. 제10항에 있어서, 상기 제1 게이트 유전체와 상기 제2 게이트 유전체 모두는 높은-K 유전체인 반도체 공정.
  12. 제11항에 있어서, 상기 제1 게이트 유전체는 하프늄 산화물이고, 상기 제2 게이트 유전체는 알류미늄 산화물인 반도체 공정.
  13. 제12항에 있어서, 상기 제1과 제2 게이트 전극 모두는 상기 각 게이트 유전체 상에 접촉하는 게이트 전극층을 포함하고, 상기 게이트 전극층은 TaSiN과 TaC로 구성되는 그룹으로부터 선택되는 반도체 공정.
  14. 제13항에 있어서, 상기 제1과 제2 게이트 전극 모두는 상기 대응하는 게이트 전극층 상에 도전층을 포함하고, 상기 도전층은 폴리실리콘과 텅스텐으로 구성되는 그룹으로부터 선택되는 반도체 공정.
  15. 집적 회로로서,
    반도체 기판의 제1 웰 영역 위에 놓여 형성되는 제1 트랜지스터 - 상기 제1 트랜지스터는 제1 게이트 유전체 위에 놓이는 제1 게이트 전극을 포함함 -; 및
    상기 반도체 기판의 제2 웰 영역 위에 놓여 형성되는 제2 트랜지스터 - 상기 제2 트랜지스터는 제2 게이트 유전체 위에 놓이는 제2 게이트 전극을 포함함 - 를 포함하고,
    상기 제1과 제2 게이트 유전체는 조합에서 상이하고, 또한 상기 제1과 제2 게이트 전극은 조합과 두께에서 동일한 집적 회로.
  16. 제15항에 있어서, 상기 제1과 제2 게이트 유전체는 높은-K 유전체인 집적 회로.
  17. 제16항에 있어서, 상기 제1과 제2 게이트 전극은, TaSiN과 TaC로부터 선택된 재료로 구성되는 게이트 전극층 위에 놓이는 폴리실리콘과 텅스텐으로부터 선택되는 재료의 도전층을 포함하는 집적 회로.
  18. 제17항에 있어서, 상기 제1 게이트 유전체는 란탄 산화물로 구성되고, 상기 제2 게이트 유전체는 알류미늄 산화물로 구성되는 집적 회로.
  19. 제15항에 있어서, 상기 제1 게이트 유전체는 제1 유전체막 위에 놓이는 제2 게이트 유전체막을 포함하는 집적 회로.
  20. 제19항에 있어서, 상기 제2 게이트 유전체는 상기 제1 유전체막 위에 놓이는 제3 게이트 유전체막을 포함하는 집적 회로.
  21. 제20항에 있어서, 상기 제1 유전체막은 SiO2와 하프늄 산화물로부터 선택되는 재료로 구성되고, 상기 제2 유전체막은 란탄 산화물로 구성되고, 상기 제3 유전체막은 알류미늄 산화물로 구성되는 집적 회로.
  22. 제19항에 있어서, 상기 제2 게이트 유전체는 상기 제2 웰 영역 위에 놓이는 상기 제2 유전체막으로 구성되는 집적 회로.
  23. 제21항에 있어서, 상기 제1 유전체막은 하프늄 산화물, 알류미늄 산화물, 및 SiO2로부터 선택되는 한 재료이고, 상기 제2 유전체막은 란탄 산화물인 집적 회로.
  24. 반도체 기판 상에, 제1 도전형의 트랜지스터를 위한 제1 게이트 위치에 제1 게이트 스택과 상기 제2 도전형의 트랜지스터를 위한 제2 게이트 위치에 제2 게이트 스택을 형성하는 방법으로서,
    상기 제1 게이트 위치와 상기 제2 게이트 위치 위에 제1 게이트 유전체층을 형성하는 단계 - 상기 제1 게이트 유전체층은 제1 높은-K 유전체를 포함함 -;
    상기 제2 게이트 위치 위의 영역에서 상기 제1 게이트 유전체층을 제거하는 단계;
    상기 제1 게이트 위치와 상기 제2 게이트 위치 상에 제2 게이트 유전체를 형성하는 단계 - 상기 제2 게이트 유전체층은 상기 제1 높은-K 유전체와는 상이한 제2 높은-K 유전체를 포함함 -;
    상기 제1 게이트 위치 위의 영역에서 상기 제2 게이트 유전체를 제거하는 단계;
    상기 제1 게이트 위치와 상기 제2 게이트 위치 상에 제1 게이트층을 형성하는 단계;
    상기 제1 게이트 위치 상에 상기 제1 게이트 층의 제2 부분을 남기기 위해 상기 제1 게이트 층의 제1 부분을 제거하는 단계; 및
    상기 제1 게이트 위치와 상기 제2 게이트 위치 상에 제2 게이트 층을 형성하는 단계
    를 포함하는 방법.
  25. 제24항에 있어서, 상기 제1 도전 유형은 N-형이고, 상기 제1 높은-K 유전체 는 란탄 산화물을 포함하고, 상기 제2 도전 유형은 P-형이고, 상기 제2 높은-K 유전체는 알류미늄 산화물을 포함하는 방법.
  26. 제24항에 있어서, 상기 제1 게이트 유전체 층을 제거하는 상기 단계는 상기 제1 게이트 전극 층을 형성하는 단계 후에 이루어지는 방법.
  27. 제24항에 있어서, 상기 제1 게이트 유전체 층을 제거하는 상기 단계는 상기 제1 게이트 전극 층을 형성하는 상기 단계 전에 이루어지는 방법.
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