TWI525714B - 雙工作函數半導體元件及其形成方法 - Google Patents

雙工作函數半導體元件及其形成方法 Download PDF

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TWI525714B
TWI525714B TW102129700A TW102129700A TWI525714B TW I525714 B TWI525714 B TW I525714B TW 102129700 A TW102129700 A TW 102129700A TW 102129700 A TW102129700 A TW 102129700A TW I525714 B TWI525714 B TW I525714B
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Description

雙工作函數半導體元件及其形成方法 【相關申請案的交互參照】
依據37 C.F.R.§1.78(a)(4)，本申請案主張先前於2012年8月20日所申請之共同申請中的美國專利臨時申請案第61/691212號的權益及優先權，其於此特別併入作為參考。
本發明有關半導體處理，尤其關於製造具有可調工作函數之互補式金屬氧化物半導體(CMOS)元件的方法。
在半導體工業中，為滿足更快速、更低功率微處理器及數位電路的需求，微電子元件的最小特徵部尺寸即將到達深次微米規範。矽基微電子技術目前正面臨主要材料挑戰，以達到更微小化的積體電路元件。包含SiO2閘極介電層和退化摻雜之多晶矽閘極電極的閘極堆疊(其已用於工業界數十年)將被具有更高電容的閘極堆疊取代。
高電容材料稱為高k值材料(其中「k」是指材料的介電常數)，其特徵為具有大於SiO2(k~3.9)之介電常數。此外，高k值材料可涉及沉積在基板上的介電材料(例如HfO2、ZrO2)，而非生長在基板表面上的介電材料(例如SiO2、SiOxNy)。高k值材料可例如包含金屬矽酸鹽或氧化物(例如Ta2O5(k~26)、TiO2(k~80)、ZrO2(k~25)、Al2O3(k~9)、HfSiO(k~5-25)、及HfO2(k~25))。
除了閘極介電層以外，閘極電極層也是將來微電子元件微縮的主要挑戰。導入含金屬閘極電極來取代習知摻雜之多晶矽閘極電極可帶來幾個優點。這些優點包括針對先進高k值介電材料之多晶矽閘極空乏效應的消除、片電阻的降低、更佳的可靠度、及潛在性更佳的熱穩定度。在一範例中，從多晶矽變更為含金屬閘極電極可達到在閘極堆疊的有效或電性厚度中之2-3埃(Å，Angstrom)的改善。因為徹底消除了多晶矽與其他材料界面處的空乏問題，所以這是很重大的改善。
工作函數、電阻率、以及與互補式金屬氧化物半導體(CMOS)技術的相容性是新閘極電極材料的關鍵因素。含金屬閘極電極的材料選擇標準之一為可調整的工作函數。材料的工作函數係將一電子從固體移到緊鄰固體表面外的一點所需之最小能量。正通道金屬氧化物半導體(PMOS)及負通道金屬氧化物半導體(NMOS)電晶體閘極電極需要不同的閘極材料來作為閘極電極，以達可接受的臨限電壓；後者具有靠近矽價帶的費米能階(E~4eV)，且前者具有靠近導帶的費米能階(E~5.1eV)。
先前已研究將摻雜離子(例如氮離子)以高能量植入閘極堆疊中的金屬閘極電極層中，以降低工作函數。然而，離子佈植方法(其包括使金屬層曝露至高能量離子)可能損壞閘極堆疊，例如導致介電層的充電損壞，其可能增加漏電流並降低介電層的可靠度。預料由於高能量離子曝露所致之充電損壞會隨著最小特徵部尺寸變小、以及形成閘極堆疊的各別材料層變薄而增加。因此，需要處理閘極堆疊的新方法，尤其需要調整閘極堆疊之工作函數的新方法。
本發明之實施例提供雙工作函數半導體元件及其製造方法。該方法可包括半導體製造中常見的材料及製程流程。
根據本發明之一實施例，該方法包括：提供一包含第一及第二元件區域的基板；將介電膜沉積在基板上；在介電膜上形成第一含金屬閘極電極膜，其中第一含金屬閘極電極膜在第一元件區域上方的厚度小於在第二元件區域上方的厚度。該方法更包括：將第二含金屬閘極電極膜沉 積在第一含金屬閘極電極膜上；以及使第二含金屬閘極電極膜、第一含金屬閘極電極膜、及介電膜圖案化，以在第一元件區域上方形成第一閘極堆疊、且在第二元件區域上方形成第二閘極堆疊。
根據一實施例，形成第一含金屬閘極電極膜的步驟包括：將第一含金屬閘極電極膜沉積在介電膜上；以及蝕刻第一含金屬閘極電極膜，以相對於第二元件區域上方之第一含金屬閘極電極膜的厚度、而使第一元件區域上方之第一含金屬閘極電極膜的厚度減低。
根據另一實施例，形成第一含金屬閘極電極膜的步驟包括：將第一含金屬閘極電極膜沉積在介電膜上；在第一元件區域上方之第一含金屬閘極電極膜上形成第一圖案化膜；將額外第一含金屬閘極電極膜沉積在第一圖案化膜上、以及在第一含金屬閘極電極膜上；在第二元件區域上方之額外第一含金屬閘極電極膜上形成第二圖案化膜；以及移除第一元件區域上方之額外第一含金屬閘極電極膜，以使第一圖案化膜露出；且該圖案化步驟更包含：使第二元件區域上方之額外第一含金屬閘極電極膜圖案化。
根據一實施例，提供一種雙工作函數半導體元件，其中該元件包括：一基板，包含第一元件區域及第二元件區域；一第一閘極堆疊，位於第一元件區域上方；以及一第二閘極堆疊，位於第二元件區域上方；其中第一及第二閘極堆疊包含基板上的閘極介電膜、閘極介電膜上的第一含金屬閘極電極、及第一含金屬閘極電極上的第二含金屬閘極電極，且其中第一含金屬閘極電極在第一元件區域上方的厚度小於在第二元件區域上方的厚度。
根據另一實施例，提供一種雙工作函數半導體元件，其中該元件包括：一基板，包含第一元件區域及第二元件區域；一第一閘極堆疊，位於第一元件區域上方；以及一第二閘極堆疊，位於第二元件區域上方；其中第一及第二閘極堆疊包含基板上的高k值膜、高k值膜上的TiN閘極電極、及TiN閘極電極上的Ti金屬閘極電極，且其中TiN閘極電極在第一元件區域上方的厚度小於在第二元件區域上方的厚度，且其中第二閘極堆疊具有比第一閘極堆疊更低的工作函數。
10‧‧‧第一閘極堆疊
11‧‧‧第二閘極堆疊
20‧‧‧第一閘極堆疊
21‧‧‧第二閘極堆疊
100‧‧‧基板
100A‧‧‧第一元件區域
100B‧‧‧第二元件區域
101‧‧‧淺渠溝隔離
102‧‧‧介電膜
102A、102B‧‧‧第一閘極介電層
104‧‧‧第一含金屬閘極電極膜
104A、104B‧‧‧第一含金屬閘極電極
105‧‧‧第一含金屬閘極電極
106‧‧‧圖案化膜
108‧‧‧第二含金屬膜
108A、108B‧‧‧第二含金屬閘極電極
110‧‧‧氮化物覆蓋層
110A、110B‧‧‧圖案化之氮化物覆蓋層
112‧‧‧頂部金屬層
112A、112B‧‧‧圖案化之頂部金屬層
114‧‧‧第一含金屬閘極電極膜
114A、114B‧‧‧第一含金屬閘極電極
116‧‧‧第一圖案化膜
118‧‧‧額外第一含金屬閘極電極膜
118B‧‧‧額外第一含金屬閘極電極
120‧‧‧第二圖案化膜
122‧‧‧第二含金屬閘極電極膜
122A、122B‧‧‧第二含金屬閘極電極
124‧‧‧氮化物覆蓋層
124A、124B‧‧‧圖案化之氮化物覆蓋層
126‧‧‧頂部金屬層
126A、126B‧‧‧圖案化之頂部金屬層
在圖式中：圖1A-1G示意地顯示根據本發明之實施例之形成雙工作函數半導體元件的方法之橫剖面圖；圖2A-2G示意地顯示根據本發明之另一實施例之形成雙工作函數半導體元件的方法之橫剖面圖；圖3A示意地顯示根據本發明之實施例之雙工作函數半導體元件的PMOS及NMOS閘極結構；以及圖3B係顯示根據本發明之實施例之圖3A的PMOS及NMOS閘極結構之工作函數差異的圖表。
本發明之實施例提供一種製造半導體元件的方法，該半導體元件包含具有可調工作函數之含金屬閘極電極膜。
圖1A-1G示意地顯示根據本發明之實施例之形成雙工作函數半導體元件的方法之橫剖面圖。圖1A示意地顯示基板100上之膜堆疊的橫剖面圖，基板100具有被淺渠溝隔離(STI)101隔開的第一元件區域100A及第二元件區域100B。取決於欲製作之元件的類型，基板100及元件區域100A/100B可包含塊體矽基板、單晶矽(摻雜或未摻雜)、絕緣層上半導體(SOI)基板、或任何其他半導體材料，包括例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、以及其他III/V族或II/VI族化合物半導體或其任何組合。基板100可為任何尺寸，例如200 mm基板、300 mm基板、450 mm基板、或甚至更大的基板。在一範例中，基板100可包括張應變Si層。根據另一實施例，基板100可包含Ge或SixGe1-x化合物，其中x為Si的原子分數，1-x為Ge的原子分數，且0<1-x<1。範例性SixGe1-x化合物包括Si0.1Ge0.9、Si0.2Ge0.8、Si0.3Ge0.7、Si0.4Ge0.6、Si0.5Ge0.5、Si0.6Ge0.4、Si0.7Ge0.3、Si0.8Ge0.2、及Si0.9Ge0.1。在一範例中，基板100可包含壓應變Ge層、或沉積在鬆弛Si0.5Ge0.5緩衝層上的張應變SixGe1-x(x>0.5)。在另一範例中，基板100包括Si，並且PMOS元件區域100A包含SixGe1-x。
STI 101係形成以使第一元件區域100A與第二元件區域100B電性隔離，且STI 101水平地定義了元件區域100A及100B的邊界。可使用習知方法來形成STI 101，例如藉由下列方法：利用圖案化之遮罩或光阻在基板100中選擇性蝕刻出開孔、沉積矽氧化物或矽氮化物以填滿開孔、並隨後使氧化物或氮化物平坦化。
圖1A中的膜堆疊包括基板100上的介電膜102。介電膜102可包含SiO2(或SiOx)膜、SiN(或SiNy)膜、SiON(或SiOxNy)膜、或高k值膜、或其中二或多者之組合。高k值膜可例如包含金屬氧化物及其矽酸鹽，包括Ta2O5、TiO2、ZrO2、Al2O3、Y2O3、HfSiOx、HfO2、ZrO2、ZrSiOx、TaSiOx、SrOx、SrSiOx、LaOx、LaSiOx、YOx、或YSiOx、或其中二或多者之組合。可藉由原子層沉積(ALD)、電漿輔助ALD(PEALD)、化學氣相沉積(CVD)、或電漿輔助CVD(PECVD)來沉積介電膜102。根據本發明之實施例，由於ALD及PEALD相較於CVD及PECVD方法通常有較優異的均勻性及原子等級厚度控制，故採用ALD或PEALD。介電膜102的厚度可例如為至少2埃、介於約2埃與約100埃之間、介於約5埃與60埃之間、或介於約10埃與約30埃之間。
圖1A更顯示了形成在介電膜102上的第一含金屬閘極電極膜104。根據一些實施例，第一含金屬閘極電極膜104可包含金屬氮化物、金屬碳化物、金屬碳氮化物、或其組合。範例包括TiN、TiC、TiCN、TiAlN、TiSiN、TaN、TaC、TaCN、TaAlN、TaSiN、WN、WC、WCN、WAlN、及WSiN其中之一或多者。可藉由ALD、PEALD、CVD、或PECVD來沉積第一含金屬閘極電極膜104。第一含金屬閘極電極膜104的厚度可例如為介於約10埃與約200埃之間、介於約50埃與200埃之間、或介於約10埃與約100埃之間。
圖1B示意地顯示藉由其可利用圖案化遮罩之標準微影及蝕刻方法而可在第一含金屬閘極電極膜104上選擇性形成的圖案化膜106。形成圖案化膜106之圖案轉移可利用一或更多蝕刻步驟來移除在第一元件區域100A上方之圖案化膜106的未受保護部份。此一或更多的蝕刻步驟可例如包括電漿蝕刻、反應性離子蝕刻(RIE)、或使用液態溶液中之蝕刻劑物 種的濕蝕刻。圖案化膜106可包含光阻。在一些範例中，圖案化膜106可包含有機遮罩或硬遮罩(例如氮化矽(SiN))。
根據本發明之實施例，可在圖1B所示之結構上執行蝕刻製程，以減低第一元件區域100A上方之第一含金屬閘極電極膜104的厚度，而使第二元件區域100B上方之第一含金屬閘極電極膜104受到圖案化膜106保護而不受到蝕刻或變薄。蝕刻製程可包括濕蝕刻製程或乾蝕刻製程。圖1C示意地顯示所產生之膜堆疊，其中第一含金屬閘極電極膜104在第一元件區域100A上方的厚度小於在第二元件區域100B上方的厚度。根據一些實施例，在第一元件區域100A上方之第一含金屬閘極電極膜104(標記為105)的厚度可例如為介於約5埃與約100埃之間、介於約30埃與約50埃之間、介於約10埃與約30埃之間、或介於約10埃與約20埃之間。在一些範例中，在第二元件區域100B上方之第一含金屬閘極電極膜104的厚度可為介於約10埃與約100埃之間、介於約30埃與約50埃之間、或介於約10埃與約30埃之間。在一範例中，在第一元件區域100A上方之第一含金屬閘極電極膜104的厚度為介於約10埃與約30埃之間，且在第二元件區域100B上方之第一含金屬閘極電極膜104的厚度為介於約50埃與約150埃之間。
圖1D顯示在從膜堆疊移除圖案化膜106後所產生之膜堆疊。
圖1E顯示沉積在第一及第二元件區域100A/100B上方之第一含金屬閘極電極膜104上的第二含金屬膜108。根據本發明之一實施例，第二含金屬膜108可包含Ti金屬膜、或由Ti金屬膜組成。根據本發明之另一實施例，第二含金屬膜108可包含Al金屬膜、或由Al金屬膜組成。可藉由ALD、PEALD、CVD、或PECVD來沉積第二含金屬膜108。根據本發明之一實施例，第二含金屬膜108包含Ti金屬、或由Ti金屬組成，其中Ti金屬係藉由PEALD所沉積。PEALD製程可使用鈦鹵化物前驅物(例如TiCl4)、Ar、及H2。可利用電容式耦合電漿(CCP)源來產生電漿。第二含金屬膜108的厚度可例如為介於約10埃與約200埃之間、介於約10埃與約100埃之間、或介於約20埃與約80埃之間。
之後，如圖1F所示，可在第二含金屬膜108上沉積氮化物覆蓋層110(例如TiN)，並且可在氮化物覆蓋層110上沉積頂部金屬層112(例如Al或W)。
根據本發明之實施例，可進一步處理圖1F所示之膜堆疊以在基板100上製造雙工作函數半導體元件。圖1G示意地顯示第一元件區域100A上方之第一閘極堆疊10的橫剖面圖，其中第一閘極堆疊10包含第一閘極介電層102A、第一含金屬閘極電極104A、第二含金屬閘極電極108A、圖案化之氮化物覆蓋層110A、及圖案化之頂部金屬層112A。圖1G更顯示了第二元件區域100B上方之第二閘極堆疊11的橫剖面圖，其中第二閘極堆疊11包含第一閘極介電層102B、第一含金屬閘極電極104B、第二含金屬閘極電極108B、圖案化之氮化物覆蓋層110B、及圖案化之頂部金屬層112B。如以上所述，第一含金屬閘極電極104A的厚度小於第一含金屬閘極電極104B的厚度。可藉由其可利用圖案化遮罩之標準微影及蝕刻方法來形成第一閘極堆疊10及第二閘極堆疊11。一或更多的蝕刻步驟可例如包括電漿蝕刻、反應性離子蝕刻(RIE)、或使用液態溶液中之蝕刻劑物種的濕蝕刻。
圖2A-2G示意地顯示根據本發明之另一實施例之形成雙工作函數半導體元件的方法之橫剖面圖。圖2A-2F所示之方法類似圖1A-1F所示之方法，並且為了簡潔起見，將不再重複所有相同或相似處理步驟及材料的描述。
圖2A示意地顯示在基板100上之膜堆疊的橫剖面圖，基板100具有被淺渠溝隔離(STI)101隔開的第一元件區域100A及第二元件區域100B。膜堆疊包括基板100上的介電膜102、及形成在介電膜102上的第一含金屬閘極電極膜114。根據一些實施例，第一含金屬閘極電極膜114可包含金屬氮化物、金屬碳化物、金屬碳氮化物、或其組合。範例包括TiN、TiC、TiCN、TiAlN、TiSiN、TaN、TaC、TaCN、TaAlN、TaSiN、WN、WC、WCN、WAlN、及WSiN其中之一或多者。可藉由ALD、PEALD、CVD、或PECVD來沉積第一含金屬閘極電極膜114。第一含金屬閘極電極膜114的厚度可例如為介於約10埃與約200埃之間、介於約50埃與200埃之間、 或介於約10埃與約100埃之間。
圖2B示意地顯示藉由其可利用圖案化遮罩之標準微影及蝕刻方法而可在第一含金屬閘極電極膜114上選擇性形成的第一圖案化膜116。形成第一圖案化膜116之圖案轉移可利用一或更多蝕刻步驟來移除在第二元件區域100B上方之第一圖案化膜116的未受保護部份。此一或更多的蝕刻步驟可例如包括電漿蝕刻、反應性離子蝕刻(RIE)、或使用液態溶液中之蝕刻劑物種的濕蝕刻。第一圖案化膜116可包含光阻。在一些範例中，第一圖案化膜116可包含有機遮罩或硬遮罩(例如氮化矽(SiN))。
圖2C顯示沉積在第二元件區域100B上方之第一含金屬閘極電極膜114上和在第一元件區域100A上方之第一圖案化膜116上的額外第一含金屬閘極電極膜118。根據本發明之實施例，額外第一含金屬閘極電極膜118與第一含金屬閘極電極膜114為相同材料。
圖2D示意地顯示藉由其可利用圖案化遮罩之標準微影及蝕刻方法而可在額外第一含金屬閘極電極膜118上選擇性形成的第二圖案化膜120。形成第二圖案化膜120之圖案轉移可利用一或更多蝕刻步驟來移除在第一元件區域100A上方之第二圖案化膜120的未受保護部份。此一或更多的蝕刻步驟可例如包括電漿蝕刻、反應性離子蝕刻(RIE)、或使用液態溶液中之蝕刻劑物種的濕蝕刻。第二圖案化膜120可包含光阻。在一些範例中，第二圖案化膜120可包含有機遮罩或硬遮罩(例如氮化矽(SiN))。
根據本發明之實施例，可在圖2D所示之結構上執行蝕刻製程，以移除第一元件區域100A上方之額外第一含金屬閘極電極膜118，而使第二元件區域100B上方之額外第一含金屬閘極電極膜118受到第二圖案化膜120保護而不遭受蝕刻。蝕刻製程可包括濕蝕刻製程或乾蝕刻製程。圖2E示意地顯示所產生之膜堆疊，該膜堆疊包含第二元件區域100B上方的額外第一含金屬閘極電極膜118。
之後，如圖2F所示，在移除第一圖案化膜116及第二圖案化膜120後，將第二含金屬閘極電極膜122沉積在第一元件區域100A上方之第一含金屬閘極電極膜114上、以及沉積在第二元件區域100B上方之額外第一含金屬閘極電極膜118上。根據本發明之實施例，第二含金屬閘極 電極膜122可包含與第一含金屬閘極電極膜114相同之材料、或由與第一含金屬閘極電極膜114相同之材料所組成。在一實施例中，第二含金屬閘極電極膜122可包含Ti金屬膜、或由Ti金屬膜組成。可藉由ALD、PEALD、CVD、或PECVD來沉積第二含金屬膜。根據本發明之一實施例，第二含金屬閘極電極膜122包含Ti金屬、或由Ti金屬組成，其中Ti金屬係藉由PEALD所沉積。PEALD製程可使用鈦鹵化物前驅物(例如TiCl4)、Ar、及H2。可利用電容式耦合電漿(CCP)源來產生電漿。第二含金屬閘極電極膜122的厚度可例如為介於約10埃與約200埃之間、介於約10埃與約100埃之間、或介於約20埃與約80埃之間。
2F更顯示可在第二含金屬閘極電極膜122上沉積氮化物覆蓋層124(例如TiN)，並且可在氮化物覆蓋層124上沉積頂部金屬層126(例如Al)。
根據本發明之實施例，可進一步處理圖2F所示之膜堆疊以在基板100上製造雙工作函數半導體元件。圖2G示意地顯示第一元件區域100A上方之第一閘極堆疊20的橫剖面圖，其中第一閘極堆疊20包含第一閘極介電層102A、第一含金屬閘極電極114A、第二含金屬閘極電極122A、圖案化之氮化物覆蓋層124A、及圖案化之頂部金屬層126A。圖2G更顯示了第二元件區域100B上方之第二閘極堆疊21的橫剖面圖，其中第二閘極堆疊21包含第一閘極介電層102B、第一含金屬閘極電極114B、額外第一含金屬閘極電極118B、第二含金屬閘極電極122B、圖案化之氮化物覆蓋層124B、及圖案化之頂部金屬層126B。可藉由其可利用圖案化遮罩之標準微影及蝕刻方法來形成第一閘極堆疊20及第二閘極堆疊21。此一或更多的蝕刻步驟可例如包括電漿蝕刻、反應性離子蝕刻(RIE)、或使用液態溶液中之蝕刻劑物種的濕蝕刻。
圖3A示意地顯示根據本發明之實施例之雙工作函數半導體元件的PMOS及NMOS閘極結構。PMOS及NMOS閘極結構包含Si基板、Si基板上之30埃厚的HfO2閘極介電層、HfO2閘極介電層上之TiN第一閘極電極、TiN第一閘極電極上之50埃厚的Ti金屬第二閘極電極、Ti金屬第二閘極電極上之TiN覆蓋層、以及TiN覆蓋層上之Al頂部金屬層。Ti金屬 係藉由其使用包含TiCl4、Ar、及H2之處理氣體的PEALD製程來沉積。
圖3B係顯示所量測之圖3A的PMOS及NMOS閘極結構之工作函數差異。工作函數差異係繪製成針對不同厚度的PMOS閘極結構中之TiN閘極電極的平帶電壓(Vfb)對等效氧化物厚度(EOT，equivalent oxide thickness)。NMOS閘極結構中之TiN第一閘極電極的厚度為100埃，且PMOS閘極結構中之TiN第一閘極電極的厚度為與從5埃變化至100埃。圖3B顯示PMOS及NMOS閘極結構之間的Vfb差異(△Vfb)變化高達約500 mV。這允許所發明之PMOS及NMOS閘極結構能用於雙工作函數半導體元件中。此不可預期之大△Vfb值被認為是由於在TiN第一閘極電極上電漿沉積TiN金屬第二閘極電極期間之TiN第一閘極電極的化學改質。此化學改質可包括化學還原及/或從TiN材料移除氮，其進而可藉由使氧從HfO2材料擴散至化學改質之TiN材料中，而在下方的HfO2材料中產生氧空位。如圖3B所示，TiN第一閘極電極之從HfO2材料移除氧的能力隨著TiN第一閘極電極的厚度從5埃增加至100埃而增加。
已敘述了形成雙工作函數半導體元件之方法的多個實施例。已提出先前描述之本發明之實施例作為說明及敘述的目的。其目的並非要詳盡無遺或將本發明限制於所揭露的確切形式。本說明書及以下申請專利範圍包括僅作為敘述用途且不應解釋為限制性之用語。
應瞭解到在實施本發明時可採用本發明之各種修改及變化。因此，可瞭解在隨附之申請專利範圍的範圍內，除了於此具體描述之方法外，亦可利用其他方式實施本發明。

Claims (15)

  1. 一種形成雙工作函數半導體元件的方法，該方法包含：提供一包含第一及第二元件區域的基板；將介電膜沉積在該基板上；在該介電膜上形成第一含金屬閘極電極膜，其中該第一含金屬閘極電極膜在該第一元件區域上方的厚度小於在該第二元件區域上方的厚度；將第二含金屬閘極電極膜沉積在該第一含金屬閘極電極膜上；使該第二含金屬閘極電極膜、該第一含金屬閘極電極膜、及該介電膜圖案化，以在該第一元件區域上方形成第一閘極堆疊、且在該第二元件區域上方形成第二閘極堆疊，其中形成該第一含金屬閘極電極膜的步驟包含：將該第一含金屬閘極電極膜沉積在該介電膜上；在該第一元件區域上方之該第一含金屬閘極電極膜上形成第一圖案化膜；將額外第一含金屬閘極電極膜沉積在該第一圖案化膜上、以及在該第一含金屬閘極電極膜上；在該第二元件區域上方之該額外第一含金屬閘極電極膜上形成第二圖案化膜；移除該第一元件區域上方之該額外第一含金屬閘極電極膜，以使該第一圖案化膜露出；以及移除該第一及第二圖案化膜，其中該圖案化步驟更包含：使該第二元件區域上方之該額外第一含金屬閘極電極膜圖案化。
  2. 如申請專利範圍第1項之形成雙工作函數半導體元件的方法，其中該額外第一含金屬閘極電極膜與該第一含金屬閘極電極膜為相同材料。
  3. 如申請專利範圍第1項之形成雙工作函數半導體元件的方法，其中該第二閘極堆疊具有比該第一閘極堆疊更低的工作函數。
  4. 如申請專利範圍第1項之形成雙工作函數半導體元件的方法，其中該介電膜包含SiO2層、SiN層、SiON層、高k值膜、或其中二或多者之組合。
  5. 如申請專利範圍第4項之形成雙工作函數半導體元件的方法，其中該高k值膜包含Ta2O5、TiO2、ZrO2、Al2O3、Y2O3、HfSiOx、HfO2、ZrO2、ZrSiOx、TaSiOx、SrOx、SrSiOx、LaOx、LaSiOx、YOx、或YSiOx、或其中二或多者之組合。
  6. 如申請專利範圍第1項之形成雙工作函數半導體元件的方法，其中該第一含金屬閘極電極膜包含TiN、TiC、TiCN、TiAlN、TiSiN、TaN、TaC、TaCN、TaAlN、TaSiN、WN、WC、WCN、WAlN、WSiN、或其中二或多者之組合。
  7. 如申請專利範圍第1項之形成雙工作函數半導體元件的方法，其中該第二含金屬閘極電極膜包含Ti金屬膜或Al金屬膜。
  8. 如申請專利範圍第1項之形成雙工作函數半導體元件的方法，其中該第一含金屬閘極電極膜包含TiN膜，且該第二含金屬閘極電極膜包含Ti金屬膜。
  9. 一種形成雙工作函數半導體元件的方法，該方法包含：提供一包含第一及第二元件區域的基板；將介電膜沉積在該基板上；在該介電膜上形成第一含金屬閘極電極膜，其中該第一含金屬閘極電極膜在該第一元件區域上方的厚度小於在該第二元件區域上方的厚度；將第二含金屬閘極電極膜沉積在該第一含金屬閘極電極膜上；使該第二含金屬閘極電極膜、該第一含金屬閘極電極膜、及該介電膜圖案化，以在該第一元件區域上方形成第一閘極堆疊、且在該第二元件區 域上方形成第二閘極堆疊，其中形成該第一含金屬閘極電極膜的步驟包含：將該第一含金屬閘極電極膜沉積在該介電膜上；以及蝕刻該第一含金屬閘極電極膜而沒有移除在該第一元件區域上方之該第一含金屬閘極電極膜的全部厚度。
  10. 如申請專利範圍第9項之形成雙工作函數半導體元件的方法，其中該第一含金屬閘極電極膜包含氮，且其中該沉積該第二含金屬閘極電極膜的步驟使該第一含金屬閘極電極膜化學還原、及/或自該第一含金屬閘極電極膜移除氮。
  11. 如申請專利範圍第10項之形成雙工作函數半導體元件的方法，其中該第一含金屬閘極電極膜包含TiN膜，且該第二含金屬閘極電極膜包含Ti金屬膜。
  12. 如申請專利範圍第10項之形成雙工作函數半導體元件的方法，其中將該第二含金屬閘極電極膜沉積在該第一含金屬閘極電極膜上之步驟包含使用含TiCl4、Ar、及H2之處理氣體來電漿沉積Ti金屬膜。
  13. 如申請專利範圍第9項之形成雙工作函數半導體元件的方法，其中該介電膜包含SiO2層、SiN層、SiON層、高k值膜、或其中二或多者之組合。
  14. 如申請專利範圍第13項之形成雙工作函數半導體元件的方法，其中該高k值膜包含Ta2O5、TiO2、ZrO2、Al2O3、Y2O3、HfSiOx、HfO2、ZrO2、ZrSiOx、TaSiOx、SrOx、SrSiOx、LaOx、LaSiOx、YOx、或YSiOx、或其中二或多者之組合。
  15. 一種形成雙工作函數半導體元件的方法，該方法包含：提供一包含第一及第二元件區域的基板；將介電膜沉積在該基板上； 在該介電膜上形成TiN第一含金屬閘極電極膜，其中該TiN第一含金屬閘極電極膜在該第一元件區域上方的厚度小於在該第二元件區域上方的厚度；將Ti金屬第二含金屬閘極電極膜沉積在該TiN第一含金屬閘極電極膜上；使該Ti金屬第二含金屬閘極電極膜、該TiN第一含金屬閘極電極膜、及該介電膜圖案化，以在該第一元件區域上方形成第一閘極堆疊、且在該第二元件區域上方形成第二閘極堆疊，其中沉積該Ti金屬第二含金屬閘極電極膜的步驟包括使用含TiCl4、Ar、及H2之處理氣體所進行之電漿沉積，該電漿沉積使該TiN第一含金屬閘極電極膜化學還原、及/或從該TiN第一含金屬閘極電極膜移除氮。
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