JP2010232426A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】MIPS構造を有する電界効果トランジスタにおいて、金属ゲート電極とポリシリコンゲート電極との接触抵抗を低減することにより、AC動作を向上させる。
【解決手段】半導体装置1は、半導体基板10上に電界効果トランジスタを有する。電界効果トランジスタは、ゲート絶縁膜25、27とゲート電極63、71と、を備える。さらに、ゲート電極63、71は第1金属からなる第1電極層22と、第2金属からなる第2電極層26、34と、シリコン層からなる第3電極層62、70と、を含む積層構造である。第2金属は、シリコン層の多数キャリアに対する第1電極層22と第3電極層62、70とのバンド不連続を緩和する仕事関数を有する材料である。
【選択図】図1
【解決手段】半導体装置1は、半導体基板10上に電界効果トランジスタを有する。電界効果トランジスタは、ゲート絶縁膜25、27とゲート電極63、71と、を備える。さらに、ゲート電極63、71は第1金属からなる第1電極層22と、第2金属からなる第2電極層26、34と、シリコン層からなる第3電極層62、70と、を含む積層構造である。第2金属は、シリコン層の多数キャリアに対する第1電極層22と第3電極層62、70とのバンド不連続を緩和する仕事関数を有する材料である。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関する。
近年、LSIの微細化の進展にともない、各MOSFET(Metal−Oxide Semiconductor Field Effect Transistor)を構成するポリシリコンゲート電極の空乏化による駆動電流の劣化と、ゲート絶縁膜の薄膜化によるゲートリーク電流が問題となっている。そこで、金属ゲート電極を用いることにより電極の空乏化を回避する技術、およびゲート絶縁膜に高誘電率膜(high−k膜)を用いて物理膜厚を厚くすることでゲートリーク電流を低減する技術が検討されている。
例えば特許文献1、2、3には、金属ゲート電極を用いた構造の一つとして、High−k膜とポリシリコンゲート電極との間に金属ゲート電極を挿入したMIPS(Metal Inserted Poly−Silicon)構造が開示されている。
しかしながら、従来のMIPS構造を有する電界効果トランジスタにおいては、金属ゲート電極とポリシリコンゲート電極との接触抵抗が大きい。そのため、AC特性(デジタルICで、変化する(交流)入出力信号の時間特性)が低下するという問題が生じる。
接触抵抗低減方法として、特許文献4のように、金属ゲート電極上のポリシリコンゲート電極を金属にする構造がある。しかし、かかる構造では金属ゲート電極の膜厚がMIPS構造に比べて厚いため、ゲート加工が難しいという問題がある。
したがって、上記従来技術では、AC動作の向上とゲート加工の簡易化とを両立することは困難であった。
本発明によれば、
半導体基板上に電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート電極は、
前記ゲート絶縁膜上に形成された第1金属からなる第1電極層と、
前記第1電極層上に形成された第2金属からなる第2電極層と、
前記第2電極層上に形成されたN型シリコンまたはP型シリコンからなる第3電極層と、を含む積層構造からなり、
前記第1金属の仕事関数をEF1とし、前記第2金属の仕事関数をEF2とし、前記N型シリコンのフェルミ準位をEfNとし、前記P型シリコンのフェルミ準位をEfPとしたとき、前記第3電極層がN型シリコンからなる場合において、下記式(1)を満たし、前記第3電極層がP型シリコンからなる場合において、下記式(2)を満たすことを特徴とする半導体装置が提供される。
(1)|EF1−EfN|>EF2−EfN
(2)|EF1−EfP|>EfP−EF2
半導体基板上に電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート電極は、
前記ゲート絶縁膜上に形成された第1金属からなる第1電極層と、
前記第1電極層上に形成された第2金属からなる第2電極層と、
前記第2電極層上に形成されたN型シリコンまたはP型シリコンからなる第3電極層と、を含む積層構造からなり、
前記第1金属の仕事関数をEF1とし、前記第2金属の仕事関数をEF2とし、前記N型シリコンのフェルミ準位をEfNとし、前記P型シリコンのフェルミ準位をEfPとしたとき、前記第3電極層がN型シリコンからなる場合において、下記式(1)を満たし、前記第3電極層がP型シリコンからなる場合において、下記式(2)を満たすことを特徴とする半導体装置が提供される。
(1)|EF1−EfN|>EF2−EfN
(2)|EF1−EfP|>EfP−EF2
また、本発明によれば、
半導体基板上に電界効果トランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第1金属からなる第1金属層を形成する工程と、
前記第1金属層の上に第2金属からなる第2金属層を形成する工程と、
前記第2金属層の上にシリコン層を形成する工程と、
前記シリコン層にイオン注入をしてN型シリコンまたはP型シリコンからなるシリコン電極層を形成する工程と、
前記第1金属層と前記第2金属層と前記シリコン電極層とを含む積層構造からなるゲート電極を形成する工程と、
を含み、
前記第1金属の仕事関数をEF1とし、前記第2金属の仕事関数をEF2とし、前記N型シリコンのフェルミ準位をEfNとし、前記P型シリコンのフェルミ準位をEfPとしたとき、前記シリコン電極層を形成する前記工程において、前記N型シリコンからなる前記シリコン電極層を形成するとき下記式(1)を満たし、前記P型シリコンからなる前記シリコン電極層を形成するとき下記式(2)を満たすことを特徴とする半導体装置の製造方法が提供される。
(1)|EF1−EfN|>EF2−EfN
(2)|EF1−EfP|>EfP−EF2
半導体基板上に電界効果トランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第1金属からなる第1金属層を形成する工程と、
前記第1金属層の上に第2金属からなる第2金属層を形成する工程と、
前記第2金属層の上にシリコン層を形成する工程と、
前記シリコン層にイオン注入をしてN型シリコンまたはP型シリコンからなるシリコン電極層を形成する工程と、
前記第1金属層と前記第2金属層と前記シリコン電極層とを含む積層構造からなるゲート電極を形成する工程と、
を含み、
前記第1金属の仕事関数をEF1とし、前記第2金属の仕事関数をEF2とし、前記N型シリコンのフェルミ準位をEfNとし、前記P型シリコンのフェルミ準位をEfPとしたとき、前記シリコン電極層を形成する前記工程において、前記N型シリコンからなる前記シリコン電極層を形成するとき下記式(1)を満たし、前記P型シリコンからなる前記シリコン電極層を形成するとき下記式(2)を満たすことを特徴とする半導体装置の製造方法が提供される。
(1)|EF1−EfN|>EF2−EfN
(2)|EF1−EfP|>EfP−EF2
この発明によれば、第1金属からなる第1電極層とシリコンからなる第3電極層との間に、上記式(1)または(2)を満たす第2金属からなる第2電極層を備える。これにより、シリコンの多数キャリアに対する第1電極層と第3電極層とのバンド不連続を緩和することができ、金属ゲート電極とシリコンゲート電極との接触抵抗を低減することができる。また、第2電極層はスパッタ法等により容易に第1金属上に成膜することができる。したがって、AC動作が向上したMIPS構造体を容易に得ることができる。
本発明によれば、AC動作が向上したMIPS構造体を容易に得ることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(第1の実施形態)
図1は、本発明による第1の実施形態の半導体装置1を示す断面図である。半導体装置1は、半導体基板10上にNMOSFET(Nチャネル電界効果トランジスタ)およびPMOSFET(Pチャネル電界効果トランジスタ)を有する。NMOSFETは、半導体基板10上に形成されたゲート絶縁膜25と、ゲート絶縁膜25上に形成されたゲート電極63と、を備える。ゲート電極63は、ゲート絶縁膜25上に形成された金属M1(第1金属)からなる金属電極層22(第1電極層)と、金属電極層22上に形成された金属M2N(第2金属)からなる金属電極層26(第2電極層)と、金属電極層26上に形成されたN型シリコンからなるN型シリコン電極層62(第3電極層)と、を含む積層構造からなる。また、PMOSFETは、半導体基板10上に形成されたゲート絶縁膜27と、ゲート絶縁膜27上に形成されたゲート電極71と、を備える。ゲート電極71は、ゲート絶縁膜27上に形成された金属M1からなる金属電極層22(第1電極層)と、金属電極層22上に形成された金属M2P(第2金属)からなる金属電極層34(第2電極層)と、金属電極層34上に形成されたP型シリコンからなるP型シリコン電極層70(第3電極層)と、を含む積層構造からなる。金属M1の仕事関数をEF1とし、金属M2Nの仕事関数をEF2Nとし、金属M2Pの仕事関数をEF2Pとし、N型シリコンのフェルミ準位をEfNとし、P型シリコンのフェルミ準位をEfPとしたとき、下記式(1)、(2)を満たす。
(1)|EF1−EfN|>EF2N−EfN
(2)|EF1−EfP|>EfP−EF2P
図1は、本発明による第1の実施形態の半導体装置1を示す断面図である。半導体装置1は、半導体基板10上にNMOSFET(Nチャネル電界効果トランジスタ)およびPMOSFET(Pチャネル電界効果トランジスタ)を有する。NMOSFETは、半導体基板10上に形成されたゲート絶縁膜25と、ゲート絶縁膜25上に形成されたゲート電極63と、を備える。ゲート電極63は、ゲート絶縁膜25上に形成された金属M1(第1金属)からなる金属電極層22(第1電極層)と、金属電極層22上に形成された金属M2N(第2金属)からなる金属電極層26(第2電極層)と、金属電極層26上に形成されたN型シリコンからなるN型シリコン電極層62(第3電極層)と、を含む積層構造からなる。また、PMOSFETは、半導体基板10上に形成されたゲート絶縁膜27と、ゲート絶縁膜27上に形成されたゲート電極71と、を備える。ゲート電極71は、ゲート絶縁膜27上に形成された金属M1からなる金属電極層22(第1電極層)と、金属電極層22上に形成された金属M2P(第2金属)からなる金属電極層34(第2電極層)と、金属電極層34上に形成されたP型シリコンからなるP型シリコン電極層70(第3電極層)と、を含む積層構造からなる。金属M1の仕事関数をEF1とし、金属M2Nの仕事関数をEF2Nとし、金属M2Pの仕事関数をEF2Pとし、N型シリコンのフェルミ準位をEfNとし、P型シリコンのフェルミ準位をEfPとしたとき、下記式(1)、(2)を満たす。
(1)|EF1−EfN|>EF2N−EfN
(2)|EF1−EfP|>EfP−EF2P
まず、上記式(1)および(2)の意味について図16及び図17を用いて説明する。図16(a)は、上記式(1)の関係を説明する模式図である。図16(b)は、上記式(2)の関係を説明する模式図である。図17は、金属の仕事関数をシリコンのバンドエッジと比較して示した図である。各金属の仕事関数は、Photoemission法及びトランジスタにより測定することができる。図16で示すように、金属電極層26、34は、シリコン電極層62、70の多数キャリアに対する金属電極層22とシリコン電極層62、70とのバンド不連続を緩和する。
N型シリコン電極層62の場合、接触抵抗を低減するためには、金属M2Nとして、金属M1よりもシリコンのフェルミ準位付近に仕事関数を有するもの、または、シリコンの伝導帯Ecよりも小さい準位に仕事関数を有するものを用いる。シリコンに多数キャリア(電子)を注入することで、実効的なシリコンの伝導帯(すなわちN型シリコンのフェルミ準位EfN)と金属M2Nの仕事関数との差は、シリコンのフェルミ準位EfNと金属M2Nの仕事関数との差に対して小さくなる。そこで、金属M2Nとして、N型シリコンのフェルミ準位EfNに対する仕事関数の差が金属M1よりも小さいか、または、N型シリコンのフェルミ準位EfNよりもエネルギー準位の小さいものを選択する。
一方、P型シリコン電極層70の場合、接触抵抗を低減するためには、金属M2Pとして、金属M1よりもシリコンのフェルミ準位付近に仕事関数を有するもの、または、シリコンの価電子帯Evよりも大きい準位に仕事関数を有するものを用いる。シリコンに多数キャリア(正孔)を注入することで、実効的なシリコンのフェルミ準位(すなわちP型シリコンのフェルミ準位EfP)と金属M2Pの仕事関数との差は、シリコンのフェルミ準位EfPと金属M2Pとの仕事関数の差に対して小さくなる。そこで、金属M2Pとして、P型シリコンのフェルミ準位EfPに対する仕事関数の差が金属M1よりも小さいか、または、P型シリコンのフェルミ準位EfPよりもエネルギー準位の大きいものを選択する。
具体的には、金属M1は、シリコンのミッドギャップ近傍にフェルミ準位が位置するような仕事関数を有するものが用いられる。金属M1は、仕事関数が4.2〜4.9eVの金属とすると好ましい。具体的には、金属M1は、TiN、W、TaN、TaSiN、Ru、TiAlNからなる群から選択される少なくとも一つの金属とすることができるが、TiN、TaN、TaSiNを用いると特に好ましい。
また、金属M2Nは、仕事関数が3.0〜4.3eVの金属とすると好ましい。具体的には、金属M2Nは、Tb、Y、Nd、La、Sc、Lu、Mg、Tl、Hf、Al、Mn、Zr、Bi、Pb、Ta、Ag、V、Zn、Ti、Nbからなる群から選択される少なくとも一つの金属とすることができるが、Tb、Y、Nd、La、Sc、Lu、Mg、Tl、Hf、Al、Mn、Zrからなる群から選択される少なくとも一つの金属とするとより好ましく、Al、Zr、Mn、Hf、Tlを用いると特に好ましい。
また、金属M2Pは、仕事関数が5.0〜6.0eVの金属とすると好ましい。具体的には、金属M2Pは、Te、Re、Rh、Be、Co、Au、Pb、Ni、Ir、Ptからなる群から選択される少なくとも一つの金属とすることができるが、Ir、Pt、Niを用いると特に好ましい。
ゲート絶縁膜25、27は、高誘電率絶縁膜とすると好ましく、HfO2、ZrO2、HfSiON、La2O3、HfAlO等を用いると好ましく、特に、HfO2を用いると好ましい。膜厚は、1.0nm以上、5.0nm以下にすると好ましい。図1では、ゲート絶縁膜25が、酸窒化膜14及び高誘電率のLa(ランタン)含有ゲート絶縁膜21からなり、ゲート絶縁膜27が、酸窒化膜14及び高誘電率のゲート絶縁膜20からなる例を示す。酸窒化膜14は、界面絶縁膜の役割を果たす。
金属電極層22の膜厚は、1.0nm以上、20.0nm以下の範囲とすると好ましい。金属電極層26の膜厚は、0.1nm以上、5.0nm以下の範囲とすると好ましい。金属電極層34の膜厚は、0.1nm以上、5.0nm以下にすると好ましい。
N型シリコン電極層62及びP型シリコン電極層70は、それぞれ、アモルファスシリコンを用いてもよいし、ポリシリコンを用いてもよい。
次に、本発明の実施形態にかかる半導体装置の製造方法について、図2〜図11の断面図を参照して説明する。
まず、図2(a)に示すように、半導体基板10上に素子分離酸化膜11を形成する。素子分離酸化膜11の形成方法は、従来用いられているSTI(Shallow Trench Isolation)である。その後、NMOSFET形成領域にPウエル12、PMOSFET形成領域にNウエル13を形成する。
そして、図2(b)のように、界面絶縁膜として1.0nmの酸窒化膜14を形成する。具体的には、硫酸/過酸化水素水混合液、オゾン水、塩酸/オゾン水等を用いた熱酸化によりシリコン酸化膜を形成し、得られたシリコン酸化膜にプラズマ窒化処理を施して酸窒化膜14を形成する。
その後、図2(c)に示すように、La膜16をスパッタ法により形成する。La膜16の膜厚は、0.1nm以上、2.0nm以下の範囲である。LaはNMOSFETの閾値電圧制御用金属である。La以外には、Dy(ジスブロシウム)を使用することも可能である。
そして、図2(d)に示すように、レジストマスク18を形成する。
次に、図3(a)に示すように、ウェット処理により、PMOSFET形成領域のLa膜16を除去する。La膜16のウェット処理には、希釈塩酸を用いる。
ついで、PMOSFET形成領域のLa膜16を除去した後、アッシング処理により、レジストマスク18を除去する(図3(b))。
続いて、図3(c)に示すように高誘電率のゲート絶縁膜20を形成する。ゲート絶縁膜20の形成方法は、CVD法(化学気相成長)、ALCVD法(原子層化学的気相成長法)、スパッタ法から選択される方法である。次に、第1金属層22aを形成する。
次に、図3(d)に示すようにハードマスク23を形成する。ハードマスク23は、シリコン酸化膜、シリコン窒化膜、アモルファスカーボン膜から選択される少なくとも一つの材料である。
そして、図4(a)に示すようにレジストマスク24により、NMOSFET形成領域を開口し、図4(b)のようにNMOSFET形成領域のハードマスク23を除去する。その後、レジストマスク24を除去する(図4(c))。
続いて、図4(d)に示すように、第1金属層22a及びハードマスク23の露出面上に第2金属層26aをスパッタ法により形成する。
次に、図5(a)に示すようにレジストマスク28を形成して、PMOSFET形成領域を開口する。続いて、PMOSFET形成領域の第2金属層26aをドライエッチングにより除去する(図5(b))。次いで、レジストマスク28、ハードマスク23を除去する(図5(c))。レジストマスク28は、ウェット処理により除去することができる。
次に、図5(d)に示すようにハードマスク30を形成する。ハードマスク30は、シリコン酸化膜、シリコン窒化膜、アモルファスカーボン膜から選択される少なくとも一つの材料である。
そして、図6(a)に示すようにレジストマスク32により、PMOSFET形成領域を開口し、図6(b)のようにPMOSFET形成領域のハードマスク30を除去する。その後、レジストマスク32を除去する(図6(c))。
続いて、図6(d)に示すように、第1金属層22a及びハードマスク30の露出面上に第2金属層34aをスパッタ法により形成する。
次に、図7(a)に示すようにレジストマスク36を形成して、NMOSFET形成領域を開口する。続いて、NMOSFET形成領域の第2金属層34aをドライエッチングにより除去する(図7(b))。ここで、レジストマスク36は、ウェット処理により除去することも可能である。次いで、レジストマスク36、ハードマスク30を除去する(図7(c))。このようにして、PMOSFET形成領域に第2金属層34aが形成される。
そして、図7(d)に示すように、シリコン層38を形成する。次いで、ハードマスク40を形成する(図8(a))。
次に、図8(b)に示すように、レジストマスク42を形成した後、ドライエッチング及びウェット処理により、図8(c)に示すように、NMOSFET形成領域の第1金属層22a、第2金属層26a、シリコン層38をゲート電極形状に加工することにより、金属電極層22、金属電極層26、およびシリコン層38を含む積層構造からなるゲート電極を形成する。同時に、PMOSFET形成領域の第1金属層22a、第2金属層34a、シリコン層38をゲート電極形状に加工することにより、金属電極層22、金属電極層34、およびシリコン層38を含む積層構造からなるゲート電極を形成する。このとき、図示するように、酸窒化膜14、La膜16及びゲート絶縁膜20もエッチングされる。
その後、シリコン窒化膜44をALCVD法より形成し(図8(d))、オフセットスペーサー46を形成する(図9(a))。オフセットスペーサー46は、シリコン酸化膜もしくは、シリコン窒化膜/シリコン酸化膜の積層構造を用いてもよい。
その後、図9(b)に示すように、レジストマスク48により、NMOSFET形成領域に、エクステンション領域50をイオン注入により形成する。注入条件は、As;注入エネルギー2keV,注入密度8E14atoms/cm2,注入角度0度、BF2;注入エネルギー50keV,注入密度3E13atoms/cm2,注入角度30度である。
続いて、PMOSFET形成領域に、同様にレジストマスク52にて、エクステンション領域54をイオン注入により形成する(図9(c))。注入条件は、BF2;注入エネルギー3keV,注入密度8E14atoms/cm2,注入角度0度、As;注入エネルギー50keV,注入密度3E13atoms/cm2,注入角度30度である。イオン注入後、レジストマスク52を除去する(図9(d))。
そして、窒化膜もしくは酸化膜からなるサイドウォールスペーサー膜を形成してから、ドライエッチングにより、図10(a)に示すように、サイドウォールスペーサー膜56を形成する。
その後、図10(b)に示すように、レジストマスク58により、NMOSFET形成領域に、Deep SD領域60をイオン注入により形成する。注入条件は、Ge;注入エネルギー30keV,注入密度5E14atoms/cm2,注入角度0度、As;注入エネルギー20keV,注入密度3E15atoms/cm2,注入角度0度、P;注入エネルギー20keV,注入密度5E13atoms/cm2,注入角度0度である。この時、ゲート電極のシリコン層にもイオン注入されて、N型シリコンからなるN型シリコン電極層62が形成される。その後、レジストマスク58を除去する。Asの注入エネルギーは、5keV以上、30keV以下が好ましく、10keV以上、20keV以下が更に好ましい。Asの注入密度に関しては、1E15atoms/cm2以上、5E15atoms/cm2以下が好ましく、2E15atoms/cm2以上、3E15atoms/cm2以下が更に好ましい。
続いて、図10(c)に示すように、PMOSFET形成領域に、同様にレジストマスク64にて、Deep SD領域66をイオン注入により形成する。注入条件は、Ge;注入エネルギー30keV,注入密度5E14atoms/cm2,注入角度0度、B;注入エネルギー7keV,注入密度5.0E13atoms/cm2,注入角度0度、BF2;注入エネルギー15keV,注入密度5E14atoms/cm2,注入角度0度、BF2;注入エネルギー9keV,注入密度2E15atoms/cm2,注入角度0度である。この時、ゲート電極のシリコン層にもイオン注入されて、P型シリコンからなるP型シリコン電極層70が形成される。その後、レジストマスク64を除去する。4回目のBF2の注入エネルギーは、5keV以上、15keV以下が好ましく、8keV以上、12keV以下が更に好ましい。4回目のBF2の注入密度に関しては、1E15atoms/cm2以上、5E15atoms/cm2以下が好ましく、2E15atoms/cm2以上、3E15atoms/cm2以下が更に好ましい。
次に、熱処理を行い、エクステンション領域50、54、およびDeep SD領域60、66の不純物を活性化させる。熱処理条件は、1050℃、0秒である。この時、La膜16のLaが、NMOSFET形成領域の高誘電率ゲート絶縁膜20の中へ拡散する。これにより、NMOSFETには、高誘電率のLa含有ゲート絶縁膜21が形成される。
その後、図10(d)に示すように、NiPt膜72をスパッタ法により形成し、熱処理及び王水による余剰NiPt膜72を除去することで、1次シリサイド層74を形成する(図11(a))。引き続いて、熱処理を行うことにより、2次シリサイド層76を形成する(図11(b))。
そして、図11(c)に示すように、コンタクトエッチングストッパー膜78を成膜する。膜種は、窒化膜、膜厚は、10nm以上、100nm以下である。更に、酸化膜からなる層間膜80を成膜する。さらに、図11(d)のように、コンタクト82を形成する。これにより、図1の半導体装置1が得られる。
つづいて、本実施形態の作用効果について説明する。半導体装置1によれば、金属M1からなる金属電極層22とシリコンからなるシリコン電極層62との間に、上記式(1)を満たす金属M2Nからなる金属電極層26を備える。また、金属M1からなる金属電極層22とシリコンからなるシリコン電極層70との間に、上記式(2)を満たす金属M2Pからなる金属電極層34を備える。これにより、シリコンの多数キャリアに対する金属電極層22とシリコン電極層62、70とのバンド不連続を緩和することができ、金属電極層22とシリコン電極層62、70との間の接触抵抗をそれぞれ低減することができる。また、金属電極層26、34はスパッタ法等により容易に金属電極層22上に成膜することができる。したがって、AC動作が向上したMIPS構造体を容易に得ることができる。
以下、本実施形態の作用効果について詳細に説明する。シリコン電極層62、70の仕事関数はバンドエッジに対して、金属電極層22の仕事関数はNMOSFETもしくはPMOSFET側のバンドエッジまたはPMOSFET、NMOSFETのミッドギャップ近傍に位置する。そのため、NMOSFETもしくはPMOSFET、または、その両方においてシリコン電極との仕事関数差による接触抵抗が発生する。
そこで、接触抵抗を低減させるため、金属M1とは仕事関数の異なる金属M2Nからなる金属電極層26を金属電極層22とN型シリコン電極層62との間に挿入し、金属M1とは仕事関数の異なる金属M2Pからなる膜を金属電極層22とP型シリコン電極層70との間に挿入する。金属M2N,M2Pは、シリコン電極層62、70の多数キャリアに対する金属電極層22とシリコン電極層62、70とのバンド不連続を緩和する仕事関数を有する材料である。これにより、接触抵抗が低減し、半導体装置におけるAC動作が改善する。
本実施形態では、金属電極層22とN型シリコン電極層62との間に、金属電極層26が挿入されている。金属電極層22、26は、仕事関数が上記式(1)を満たす金属である。これにより、図16(a)のように、N型シリコン電極層62の多数キャリアである電子に対する金属電極層22と金属電極層26とのバンド不連続を緩和することができる。したがって、金属ゲート電極である金属電極層22とシリコンゲート電極であるシリコン電極層62との接触抵抗を低減することができるため、AC動作を向上させることができる。
また、金属電極層22とP型シリコン電極層70との間に、金属電極層34が挿入されている。金属電極層22、34は、仕事関数が上記式(2)を満たす金属である。これにより、図16(b)のように、シリコン電極層70の多数キャリアである正孔に対する金属電極層22とシリコン電極層70とのバンド不連続を緩和することができる。したがって、金属ゲート電極である金属電極層22とシリコンゲート電極であるシリコン電極層70との接触抵抗を低減することができるため、PMOSFETにおいてもAC動作を向上させることができる。
(第2の実施形態)
図12は、第2の実施形態の半導体装置2を示す断面図である。NMOSFETおよびPMOSFETとも、シリコン電極層62及び金属電極層26が共通の材料からなる点で、第1の実施形態の半導体装置1と異なる。具体的には、NMOSFETおよびPMOSFETとも、シリコン電極層62がN型シリコンからなる。金属電極層22は金属M1からなり、金属電極層26は金属M2Nからなる。金属M1及び金属M2Nは、第1の実施形態で示す式(1)を満たす。その他は第1の実施形態と同じである。
図12は、第2の実施形態の半導体装置2を示す断面図である。NMOSFETおよびPMOSFETとも、シリコン電極層62及び金属電極層26が共通の材料からなる点で、第1の実施形態の半導体装置1と異なる。具体的には、NMOSFETおよびPMOSFETとも、シリコン電極層62がN型シリコンからなる。金属電極層22は金属M1からなり、金属電極層26は金属M2Nからなる。金属M1及び金属M2Nは、第1の実施形態で示す式(1)を満たす。その他は第1の実施形態と同じである。
次に、本発明の実施形態にかかる半導体装置の製造方法について、図13の断面図を参照して説明する。なお、第1の実施形態と同様な製造工程は、説明を省略する。
図2(a)〜図3(c)までは、第1の実施形態と同様な方法により作成する。次に、図13(a)に示すように、NMOSFET形成領域およびPMOSFET形成領域に、第2金属層26aおよびシリコン層38を形成する。成膜方法、膜厚とも第1の実施形態と同様である。
続いて、図13(b)に示すように、シリコン層38にNMOSFET用のN型不純物を注入する。注入条件は、Ge;注入エネルギー30keV,注入密度5E14atoms/cm2,注入角度0度、P;注入エネルギー5keV、注入密度5E15atoms/cm2,注入角度0度である。Pの注入エネルギーは、2keV以上、10keV以下が好ましく、4keV以上、6keV以下が更に好ましい。Pの注入密度に関しては、1E15atoms/cm2以上、5E15atoms/cm2以下が好ましく、2E15atoms/cm2以上、3E15atoms/cm2以下が更に好ましい。
その後、第1の実施形態における図8(a)以降と同様の製造工程により、図12に示す半導体装置2が得られる。
本実施形態における半導体装置2においても、半導体装置1と同様の効果を有する。さらに、本実施形態における半導体装置2は、第1の実施形態における製造方法よりも製造工程数が少ないため、製造コストを下げることができる。
(第3の実施形態)
図14は、第3の実施形態の半導体装置3を示す断面図である。NMOSFETおよびPMOSFETとも、シリコン電極層70及び金属電極層34が共通の材料からなる点で、第1の実施形態の半導体装置1と異なる。具体的には、NMOSFETおよびPMOSFETとも、シリコン電極層70がP型シリコンからなる。金属電極層22は金属M1からなり、金属電極層34は金属M2Pからなる。金属M1及び金属M2Pは、第1の実施形態で示す式(2)を満たす。その他は第1の実施形態と同じである。
図14は、第3の実施形態の半導体装置3を示す断面図である。NMOSFETおよびPMOSFETとも、シリコン電極層70及び金属電極層34が共通の材料からなる点で、第1の実施形態の半導体装置1と異なる。具体的には、NMOSFETおよびPMOSFETとも、シリコン電極層70がP型シリコンからなる。金属電極層22は金属M1からなり、金属電極層34は金属M2Pからなる。金属M1及び金属M2Pは、第1の実施形態で示す式(2)を満たす。その他は第1の実施形態と同じである。
次に、本発明の実施形態にかかる半導体装置の製造方法について、図15の断面図を参照して説明する。なお、第1の実施形態と同様な製造工程は、説明を省略する。
図2(a)〜図3(c)までは、第1の実施形態と同様な方法により作成する。次に、図15(a)に示すように、NMOSFET形成領域およびPMOSFET形成領域に、第2金属層34aおよびシリコン層38を形成する。成膜方法、膜厚とも第1の実施形態と同様である。
続いて、図15(b)に示すように、シリコン層38にPMOSFET用のP型不純物を注入する。注入条件は、Ge;注入エネルギー30keV、注入密度5E14atoms/cm2、注入角度0度、B;注入エネルギー1keV、注入密度5E15atoms/cm2、注入角度0度である。Bの注入エネルギーは、0.5keV以上、3keV以下が好ましく、1keV以上、2keV以下が更に好ましい。Bの注入密度に関しては、1E15atoms/cm2以上、5E15atoms/cm2以下が好ましく、3E15atoms/cm2以上、5E15atoms/cm2以下が更に好ましい。
本実施形態における半導体装置3においても、半導体装置1と同様の効果を有する。さらに、半導体装置2と同様に、本実施形態における半導体装置3は、第1の実施形態における製造方法よりも製造工程数が少ないため、製造コストを下げることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。本発明の他の態様を以下に例示する。
(1)半導体基板上に電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
前記ゲート電極は、
前記ゲート絶縁膜上に設けられた第1金属からなる第1電極層と、
前記第1電極層の上に設けられた第2金属からなる第2電極層と、
前記第2電極層の上に設けられたシリコン層からなる第3電極層と、を含む積層構造であり、
前記第2金属は、前記シリコン層の多数キャリアに対する前記第1電極層と前記第3電極層とのバンド不連続を緩和する仕事関数を有する材料であることを特徴とする半導体装置。
(2)半導体基板上に電界効果トランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第1金属膜を形成する工程と、
前記第1金属膜の上に第2金属膜を形成する工程と、
前記第2金属膜の上にシリコン膜を形成する工程と、
前記第1金属膜、前記第2金属膜、および前記シリコン膜をゲート電極形状に加工することにより、第1電極層、第2電極層、および第3電極層を含む積層構造からなるゲート電極を形成する工程と、を含み、
前記第2金属膜は、シリコンの多数キャリアに対する前記第1電極層と前記第3電極層とのバンド不連続を緩和する仕事関数を有する材料からなることを特徴とする半導体装置の製造方法。
(3)(2)に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記ゲート電極の両脇および前記第3ゲート電極層にN型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
(4)(2)または(3)に記載の半導体装置の製造方法において、
前記第2電極層の上にシリコン層を形成する工程と前記ゲート電極を形成する工程の間に、前記シリコン層にN型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
(5)(2)に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記ゲート電極の両脇および前記第3ゲート電極層にP型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
(6)請求項(2)または(5)に記載の半導体装置の製造方法において、
前記第2電極層の上にシリコン層を形成する工程と前記ゲート電極を形成する工程の間に、前記シリコン層にP型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
(1)半導体基板上に電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
前記ゲート電極は、
前記ゲート絶縁膜上に設けられた第1金属からなる第1電極層と、
前記第1電極層の上に設けられた第2金属からなる第2電極層と、
前記第2電極層の上に設けられたシリコン層からなる第3電極層と、を含む積層構造であり、
前記第2金属は、前記シリコン層の多数キャリアに対する前記第1電極層と前記第3電極層とのバンド不連続を緩和する仕事関数を有する材料であることを特徴とする半導体装置。
(2)半導体基板上に電界効果トランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第1金属膜を形成する工程と、
前記第1金属膜の上に第2金属膜を形成する工程と、
前記第2金属膜の上にシリコン膜を形成する工程と、
前記第1金属膜、前記第2金属膜、および前記シリコン膜をゲート電極形状に加工することにより、第1電極層、第2電極層、および第3電極層を含む積層構造からなるゲート電極を形成する工程と、を含み、
前記第2金属膜は、シリコンの多数キャリアに対する前記第1電極層と前記第3電極層とのバンド不連続を緩和する仕事関数を有する材料からなることを特徴とする半導体装置の製造方法。
(3)(2)に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記ゲート電極の両脇および前記第3ゲート電極層にN型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
(4)(2)または(3)に記載の半導体装置の製造方法において、
前記第2電極層の上にシリコン層を形成する工程と前記ゲート電極を形成する工程の間に、前記シリコン層にN型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
(5)(2)に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記ゲート電極の両脇および前記第3ゲート電極層にP型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
(6)請求項(2)または(5)に記載の半導体装置の製造方法において、
前記第2電極層の上にシリコン層を形成する工程と前記ゲート電極を形成する工程の間に、前記シリコン層にP型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
1 半導体装置
2 半導体装置
3 半導体装置
10 半導体基板
11 素子分離酸化膜
12 Pウエル
13 Nウエル
14 酸窒化膜
16 La膜
18 レジストマスク
20 ゲート絶縁膜
21 La含有ゲート絶縁膜
22 金属電極層
22a 第1金属層
23 ハードマスク
24 レジストマスク
25 ゲート絶縁膜
26 金属電極層
26a 第2金属層
27 ゲート絶縁膜
28 レジストマスク
30 ハードマスク
32 レジストマスク
34 金属電極層
34a 第2金属層
36 レジストマスク
38 シリコン層
40 ハードマスク
42 レジストマスク
44 シリコン窒化膜
46 オフセットスペーサー
48 レジストマスク
50 エクステンション領域
52 レジストマスク
54 エクステンション領域
56 サイドウォールスペーサー膜
58 レジストマスク
60 Deep SD領域
62 N型シリコン電極層
63 ゲート電極
64 レジストマスク
66 Deep SD領域
70 P型シリコン電極層
71 ゲート電極
72 NiPt膜
74 1次シリサイド層
76 2次シリサイド層
78 コンタクトエッチングストッパー膜
80 層間膜
82 コンタクト
2 半導体装置
3 半導体装置
10 半導体基板
11 素子分離酸化膜
12 Pウエル
13 Nウエル
14 酸窒化膜
16 La膜
18 レジストマスク
20 ゲート絶縁膜
21 La含有ゲート絶縁膜
22 金属電極層
22a 第1金属層
23 ハードマスク
24 レジストマスク
25 ゲート絶縁膜
26 金属電極層
26a 第2金属層
27 ゲート絶縁膜
28 レジストマスク
30 ハードマスク
32 レジストマスク
34 金属電極層
34a 第2金属層
36 レジストマスク
38 シリコン層
40 ハードマスク
42 レジストマスク
44 シリコン窒化膜
46 オフセットスペーサー
48 レジストマスク
50 エクステンション領域
52 レジストマスク
54 エクステンション領域
56 サイドウォールスペーサー膜
58 レジストマスク
60 Deep SD領域
62 N型シリコン電極層
63 ゲート電極
64 レジストマスク
66 Deep SD領域
70 P型シリコン電極層
71 ゲート電極
72 NiPt膜
74 1次シリサイド層
76 2次シリサイド層
78 コンタクトエッチングストッパー膜
80 層間膜
82 コンタクト
Claims (15)
- 半導体基板上に電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート電極は、
前記ゲート絶縁膜上に形成された第1金属からなる第1電極層と、
前記第1電極層上に形成された第2金属からなる第2電極層と、
前記第2電極層上に形成されたN型シリコンまたはP型シリコンからなる第3電極層と、を含む積層構造からなり、
前記第1金属の仕事関数をEF1とし、前記第2金属の仕事関数をEF2とし、前記N型シリコンのフェルミ準位をEfNとし、前記P型シリコンのフェルミ準位をEfPとしたとき、前記第3電極層が前記N型シリコンからなる場合において、下記式(1)を満たし、前記第3電極層が前記P型シリコンからなる場合において、下記式(2)を満たすことを特徴とする半導体装置。
(1)|EF1−EfN|>EF2−EfN
(2)|EF1−EfP|>EfP−EF2 - 請求項1に記載の半導体装置において、
前記第3電極層がN型シリコン層であるとき、
前記第1金属は、仕事関数が4.2〜4.9eVの金属であり、
前記第2金属は、仕事関数が3.0〜4.3eVの金属であることを特徴とする半導体装置。 - 請求項2に記載の半導体装置において、
前記第1金属は、TiN、W、TaN、TaSiN、Ru、TiAlNからなる群から選択される少なくとも一つの金属であり、
前記第2金属は、Tb、Y、Nd、La、Sc、Lu、Mg、Tl、Hf、Al、Mn、Zr、Bi、Pb、Ta、Ag、V、Zn、Ti、Nbからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第3電極層がP型シリコン層であるとき、
前記第1金属は、仕事関数が4.2〜4.9eVの金属であり、
前記第2金属は、仕事関数が5.0〜6.0eVの金属であることを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記第1金属は、TiN、W、TaN、TaSiN、Ru、TiAlNからなる群から選択される少なくとも一つの金属であり、
前記第2金属は、Te、Re、Rh、Be、Co、Au、Pb、Ni、Ir、Ptからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記ゲート絶縁膜は、HfO2、ZrO2、HfSiON、La2O3、HfAlOからなる群から選択される少なくとも一つを含むことを特徴とする半導体装置。 - 請求項1乃至6いずれかに記載の半導体装置において、
前記電界効果トランジスタは、Nチャネル電界効果トランジスタである半導体装置。 - 請求項1乃至6いずれかに記載の半導体装置において、
前記電界効果トランジスタは、Pチャネル電界効果トランジスタである半導体装置。 - 半導体基板上に電界効果トランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第1金属からなる第1金属層を形成する工程と、
前記第1金属層の上に第2金属からなる第2金属層を形成する工程と、
前記第2金属層の上にシリコン層を形成する工程と、
前記シリコン層にイオン注入をしてN型シリコンまたはP型シリコンからなるシリコン電極層を形成する工程と、
前記第1金属層と前記第2金属層と前記シリコン電極層とを含む積層構造からなるゲート電極を形成する工程と、
を含み、
前記第1金属の仕事関数をEF1とし、前記第2金属の仕事関数をEF2とし、前記N型シリコンのフェルミ準位をEfNとし、前記P型シリコンのフェルミ準位をEfPとしたとき、前記シリコン電極層を形成する前記工程において、前記N型シリコンからなる前記シリコン電極層を形成するとき下記式(1)を満たし、前記P型シリコンからなる前記シリコン電極層を形成するとき下記式(2)を満たすことを特徴とする半導体装置の製造方法。
(1)|EF1−EfN|>EF2−EfN
(2)|EF1−EfP|>EfP−EF2 - 前記ゲート電極を形成する前記工程は、前記第1金属層と前記第2金属層と前記シリコン層とをゲート電極形状に加工する工程を更に含み、
前記ゲート電極形状に加工する前記工程の後に、前記シリコン電極層を形成する前記工程を行うことを特徴とする請求項9に記載の半導体装置の製造方法。 - 前記ゲート電極を形成する前記工程は、前記第1金属層と前記第2金属層と前記シリコン電極層とをゲート電極形状に加工する工程を更に含むことを特徴とする請求項9に記載の半導体装置の製造方法。
- 請求項9乃至11いずれかに記載の半導体装置の製造方法において、
前記シリコン電極層を形成する前記工程で前記N型シリコンからなる前記シリコン電極層を形成するとき、
前記第1金属は、仕事関数が4.2〜4.9eVの金属であり、
前記第2金属は、仕事関数が3.0〜4.3eVの金属であることを特徴とする半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記第1金属は、TiN、W、TaN、TaSiN、Ru、TiAlNからなる群から選択される少なくとも一つの金属であり、
前記第2金属は、Tb、Y、Nd、La、Sc、Lu、Mg、Tl、Hf、Al、Mn、Zr、Bi、Pb、Ta、Ag、V、Zn、Ti、Nbからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置の製造方法。 - 請求項9乃至11いずれかに記載の半導体装置の製造方法において、
前記シリコン電極層を形成する前記工程で前記P型シリコンからなる前記シリコン電極層を形成するとき、
前記第1金属は、仕事関数が4.2〜4.9eVの金属であり、
前記第2金属は、仕事関数が5.0〜6.0eVの金属であることを特徴とする半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記第1金属は、TiN、W、TaN、TaSiN、Ru、TiAlNからなる群から選択される少なくとも一つの金属であり、
前記第2金属は、Te、Re、Rh、Be、Co、Au、Pb、Ni、Ir、Ptからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置の製造方法。
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