TWI476822B - 金屬高介電常數場效電晶體之雙金屬與雙介電質整合 - Google Patents

金屬高介電常數場效電晶體之雙金屬與雙介電質整合 Download PDF

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Description

金屬高介電常數場效電晶體之雙金屬與雙介電質整合
本發明一般係關於微電子。在一具體實施例中，本發明與金屬氧化物半導體場效電晶體(MOSFET)中的閘極結構有關。
場效電晶體(FET)係廣泛用於電子業中作為切換、放大、過濾以及與類比及數位電性訊號兩者有關的其他工作，最常見的就是金屬氧化物半導體場效電晶體(MOSFET或MOS)，其中閘極結構係被激發以於半導體本體的下方通道區域中產生電場，藉此，電子可運行通過半導體本體之源極區域與汲極區域之間的通道。互補型MOS(CMOS)元件現已大量使用於半導體業，其中n型與p型(NMOS和PMOS)電晶體都用於製造邏輯與其他電路。
半導體元件製造的持續趨勢包括降低電性元件特徵尺寸(改變大小)、以及提升關於元件切換速度與功率消耗之元件性能。MOS電晶體性能係藉由減少元件之閘極導體下方的源極與汲極區域間之距離(即所謂的閘極或通道長度)和藉由減少半導體表面上所形成之閘極介電層厚度而加以改善。然而，電性與物理性限制係受限於可降低之二氧化矽閘極介電質厚度。
近來MOS與CMOS電晶體改變大小(scaling)之效應已經著重在介電常數比二氧化矽高(例如高於約3.9)的高介電常數(以下簡稱“高k”)介電質材料，其可形成於較二氧化矽厚之膜層中，同時仍產生相當的場效性能。這種高k介電質材料的相對電性性能係通常以等效氧化物厚度(EOT)來表示，這是因為高k材料層一般會較厚，且仍提供與薄得許多之二氧化矽層相當的電性效應。由於介電常數「k」高於二氧化矽，因而可使用較厚的高k介電層來減輕穿隧洩漏電流，同時仍達到與熱成長之二氧化矽較薄層等效的電性性能。
含鉿之高k/金屬閘極堆疊是SiON/多晶矽閘極堆疊的一種替代方式，雖然高k介電質因其較高的介電常數而提供比SiON更明顯的大小變化，但這些閘極堆疊之介電常數的效應係由含鉿之高k閘極介電質與含矽基板之間的低介電常數類二氧化矽界面層之熱動力成長加以調和，一般含鉿之高k閘極介電質係形成於該基板上。
本發明提供了一種用於形成一閘極結構之方法，其於一具體實施例中係包括：提供一基板，該基板包括一第一傳導類型區域與一第二傳導類型區域；形成一閘極堆疊，其包括在該基板的該第一傳導類型區域與該第二傳導類型區域上之一閘極介電質、以及在該閘極介電質上之一第一金屬閘極導體；移除該第一金屬閘極導體在該第一傳導類型區域中的一部分，以暴露該第一傳導類型區域中的該閘極介電質，其中該第一金屬閘極導體的一剩餘部分係存在於該第二傳導類型區域中；氮化該第一傳導類型區域中的該閘極介電質以及該第二傳導類型區域中的該第一金屬閘極導體；以及形成一第二金屬閘極導體，其至少位在該第一傳導類型區域中的閘極介電質之上。
在另一具體實施例中，用於形成一閘極結構之方法包括提供一基板，該基板包括一第一傳導類型區域與一第二傳導類型區域；形成一閘極堆疊，其包括在該基板之第一傳導類型區域與該第二傳導類型區域上之一閘極介電質、以及在該閘極介電質上之一第一金屬閘極導體；形成一蝕刻遮罩覆蓋該第二傳導類型區域，其中該第一傳導類型區域外露；移除該第一金屬閘極導體在該第一傳導類型區域中的一部分，以暴露該第一傳導類型區域中的該閘極介電質；移除該蝕刻遮罩；對該第一傳導類型區域中的該閘極介電質以及該第二傳導類型區域中的該第一金屬閘極導體施用一含氮電漿；以及形成一第二金屬閘極導體，其至少位於該第一傳導類型區域中的該閘極介電質上。
在又一具體實施例中，該方法包括提供一基板，其包括一n型元件區域與一p型元件區域；形成一閘極堆疊，其包括位於n型元件區域與p型元件區域上之一閘極介電質以及位於該閘極介電質上之一第一金屬閘極導體；形成一蝕刻遮罩，其在該p型元件區域上，其中該n型元件區域外露；移除該金屬閘極導體在該n型元件區域中的一部分，以暴露該n型元件區域中的該閘極介電質；移除該蝕刻遮罩；對該n型元件區域中的該閘極介電質以及該p型元件區域中的該第一金屬閘極導體施用一含氮電漿；以及形成一第二金屬閘極導體，其至少位於該n型元件區域中的閘極介電質上。
在另一態樣中係提供一半導體元件。一般而言，該半導體元件包括：一基板，其包括一p型元件區域與一n型元件區域；至少一nFET，其存在該n型元件區域中且包括一閘極結構，該閘極結構包括在該基板上、具有一氮化上表面之一含鉿閘極介電質以及直接位於該含鉿閘極介電質之該氮化上表面上的一閘極導體；以及至少一pFET，其位於該p型元件區域中且包括一閘極結構，該閘極結構包括在該基板上且具有實質上不含氮化物之一上表面的一含鉿閘極介電質、直接位於該含鉿閘極介電質上且具有該實質上不含氮化物之上表面的一閘極導體，其中該至少一pFET的該閘極結構中之該閘極導體的一上表面係一氮化上表面。
本發明於一具體實施例中係提供了一種對半導體元件形成閘極結構的方法，例如場效電晶體(FET)，其具有一金屬閘極導體/高k介電質堆疊，其具有之臨界電壓係調整至半導體元件之傳導類型；以下將參照如附說明與圖式來進一步說明此方法。應注意本發明之圖式僅為描述之用，且因而並未以實際大小來繪製。
在下文中係提出各種具體細節，例如特定結構、組件、材料、維度、處理步驟與方式，以提供對本發明之通盤瞭解。然而，該領域技術人士應之本發明亦可在不具這些具體細節下實施。在其他例子中，不再詳細描述習知結構或處理步驟以避免混淆本發明。在說明本發明之方法與結構時，以下用語係具有如下意義，除另行指明外。
本文所使用之用語「半導體元件」是指一種本質(intrinsic)半導體材料，其已經摻雜(亦即摻劑已注入其中)而提供與本質半導體不同的電性性質。摻雜表示將摻質原子加入本質半導體中，其改變本質半導體在熱平衡下的電子與電動載體濃度。在外質(extrinsic)半導體中的主要載體濃度係決定其屬n型或p型半導體。
本文所使用之用語「傳導類型」與「傳導區域」代表p型或n型摻雜半導體。
本文所使用之用語「p型」是指對本質半導體加入之雜質產生了價電子缺乏，例如對IV族半導體(如矽)添加硼、鋁或鎵。
如本文所使用之用語「n型」是指對本質半導體加入之雜質產生自由電子，例如對IV族半導體(如矽)添加銻、砷或磷。
如本文所使用之用語「場效電晶體(FET)」是一種電晶體，其中輸出電流(亦即源極-汲極電流)係由施加至閘極的電壓加以控制。場效電晶體具有三個端子，亦即閘極、源極與汲極。
如本文所使用之用語「汲極」表示位於場效電晶體中通道末端處的半導體基板經摻雜區域；其中載體係從電晶體流出通過汲極。
如本文所使用之用語「源極」係一摻雜區域，主要載體係從其流入通道中。
如本文所使用之用語「通道」係金屬氧化物半導體電晶體之源極與汲極間的區域，其於電晶體開啟時變成具傳導性。
用語「閘極結構」代表用以控制一半導體元件(例如場效電晶體FET)之輸出電流(亦即通道中的載體流動)的結構。
如本文所使用之用語「閘極導體」代表材料之塊材電阻率係介於10-4 Ω-cm至10-6 Ω-cm間，且其係位於閘極介電質頂上。
如本文所使用之用語「金屬」為一種導電性材料，其中金屬原子係藉由金屬鍵而結合在一起，且金屬的傳導能帶結構係與價帶重疊，因此並無能隙。
用語「經氮化」、「氮化」與「使氮化」係指氮化一金屬(例如金屬閘極導體)或氮化一介電質(例如一閘極介電質)，其代表將氮從外部來源注入材料(亦即介電質或金屬)中。
如本文所使用之用語「pFET」代表場效電晶體的源極/汲極區域係由雜質之添加(例如在本質矽基板中添加硼、鋁、鎵)而產生，以對本質半導體產生價電子之缺乏。
如本文所使用之用語「nFET」是指場效電晶體具有之源極/汲極區域是由雜質之添加(例如在本質矽基板中加入銻、砷、或磷)而產生，其對本質半導體產生自由電子。
如本文所使用之用語「閘極介電質」是在半導體元件基板與閘極導體之間的一介電層。
如本文所使用之用語「介電質」代表具有絕緣性質之非金屬性材料。
如本文所使用之用語「絕緣」代表室溫傳導率低於約10-10 (Ω-m)-1 。
如本文所使用之用語「高k」代表介電質材料之特徵為介電常數(k)高於3.9。
用語「含氮電漿」是指包括N2 與H2 混合物之電漿處理，而未注入氧或氟或任何其他種類。
如本文所使用之用語「電漿」是指帶電粒子(亦即至少在電子上之脫落粒子)的集合。因為電漿中的粒子帶有電荷(一般是脫落電子)，通常將其稱為「離子化氣體」。
後續為描述之用，用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」及其衍生詞都是相對於本發明之圖式中的取向。
此外，應知在稱位於一層、區域或基板之「頂上」或「上方」、或「覆蓋」、或「下方」、或「下方」、或在另一元件「上」時，其可直接位於該另一元件上、或同時存在一中間元件。相較之下，在稱其與另一元件「直接位於上方」、或「直接在上方」、或「直接實體接觸」時，則不存在中間元件。
關於說明書中參照「一具體實施例」、「一種具體實施例」、「一示例具體實施例」等係代表所描述之具體實施例具有一特定特徵、結構或特性，但不是每一個具體實施例都必須包含該特定特徵、結構或特性。此外，這些用語並不是指相同的具體實施例。另外，在描述與一具體實施例相關之特定特徵、結構或特性時，係指該領域技術人士可於其知識範疇中在其他具體實施例中實施該特徵、結構或特性，無論是否特別說明。
在一具體實施例中，本發明提供一種方法，其中基板5係暴露至含有N2 或N2 /H2 (後稱為N/H)電漿之環境。在此步驟中，N或N/H電漿的施用使得在基板上後續欲形成n型傳導半導體元件之部分中的閘極介電質氮化，並使得在基板上後續欲形成p型傳導半導體元件之部分中的金屬閘極導體氮化。氮化之閘極介電質係藉由減緩元件尺寸相關之再成長，並在較高工作函數方向中使所需之臨界電壓(Vt)向pFET帶緣(4.9eV至5.2eV)偏移，來提昇n型半導體元件中的元件性能。氮化之金屬閘極導體係因N劑量之增加而增加工作函數，藉以提昇p型半導體元件中的元件性能，其產生與p型半導體元件之pFET工作函數(4.9eV至5.2eV)一致的所需的臨界電壓(Vt)。
首先參照圖1至圖7，其說明了本發明中用於形成互補型金屬氧化物半導體(CMOS元件)閘極結構之程序的一種具體實施例。在一具體實施例中，該方法包括了提供一基板5，其包括一第一傳導類型區域10(例如n型元件區域)與一第二傳導區域15(例如p型元件區域)，其中包括一閘極介電質20之一閘極堆疊55係位於第一傳導類型區域10與第二傳導類型區域15上方，且一第一金屬閘極導體60係覆蓋該閘極介電質20。在下一處理步驟中，第一金屬閘極導體60之在第一傳導類型區域10中的一部分係經移除，以暴露出下方的閘極介電質20。在一具體實施例中，移除第一金屬閘極導體60之一部分係包括在第二傳導類型區域15上方形成一蝕刻遮罩24，其中該第一傳導類型區域10係暴露，並移除(例如蝕刻)該第一金屬閘極導體60之在該第一傳導類型區域15上方的一部分，以暴露出在第一傳導類型區域15中的一部分閘極介電質20。當存在時，蝕刻遮罩24係經移除，且接著施用含氮電漿50以氮化第一傳導類型區域10中的閘極介電質20之暴露部分、以及在該第二傳導類型區域15中之第一金屬閘極導體60的剩餘部分。上述方法與結構之細節將進一步討論如下。
在一具體實施例中，第一傳導類型區域10提供了後續欲形成nFET元件處，而第二傳導類型區域15提供後續欲形成pFET元件處。在另一具體實施例中，第一傳導類型區域10提供了後續欲形成pFET元件處，而第二傳導類型區域15提供後續欲形成nFET元件處。
本發明中所使用之基板5係任何半導體材料，包括但不限於Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP與所有其他的III/V族或II/VI族化合物半導體。基板5也包括一有機半導體或一層狀半導體，例如Si/SiGe、絕緣層覆矽(SOI)或絕緣層覆SiGe(SGOI)。在本發明之部分具體實施例中，基板5是由含矽半導體材料所組成，亦即含有矽之半導體材料。基板5係經摻雜、或未摻雜、或含有經摻雜或未摻雜之區域。
基板5也包括一第一摻雜(n型或p型)區域，以及一第二摻雜(n型或p型)區域。為求清楚，經摻雜之區域並未特別繪示於本發明之圖式中。第一摻雜區域與第二摻雜區域可為相同、或具有不同傳導率及/或摻雜濃度。這些摻雜區域也稱為井(wells)。
在一具體實施例中，至少一隔離區域1係位於基板5中。該至少一隔離區域1係一溝渠隔離區域或一場氧化物隔離區域。溝渠隔離區域係利用該領域技術人士所熟知的溝渠隔離程序所形成；舉例而言，利用微影、蝕刻、並在溝渠中填入溝渠介電質以形成溝渠隔離區域。可視需要而在進行溝渠填充之前先於溝渠中形成一襯層、在溝渠填充之後進行緻密化步驟，並在溝渠填充之後進行平面化步驟。場氧化物係利用矽製程之局部氧化而形成。注意至少一部份的隔離區域1提供了鄰近第一傳導類型區域10與第二傳導類型區域15之間的隔離，其係當鄰近閘極具有相反傳導性時所必須。在一具體實施例中，半導體區域係由基板5中位於兩隔離區域1之間的部分所定義。
仍參照圖1，在於基板5內形成該至少一隔離區域1後，閘極堆疊55係形成於基板5的第一傳導類型區域10與第二傳導類型區域15上方。如圖所示，閘極堆疊55包括至少一閘極介電質20與位於閘極介電質20上方之一閘極導體60。閘極堆疊55的閘極介電質20係形成於基板5的表面上。在一具體實施例中，閘極介電質20係形成於基板5的第一傳導類型區域10與第二傳導類型區域15上。在一具體實施例中，閘極介電質20是由高k閘極介電質材料所組成。在另一具體實施例中，高k介電質材料是由熱成長程序所形成，像是例如氧化、氮化或氮氧化。在另一具體實施例中，高k介電質材料是由沉積程序所形成，像是例如化學氣相沉積(CVD)、電漿輔助CVD、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、蒸鍍、反應性濺鍍、化學溶液沉積與其他類似沉積程序。高k介電質材料也可利用上述程序之任一組合而形成。
作為閘極介電質20之高k介電質材料包括一絕緣材料，其具有之介電常數係大於4.0。一般而言，高k介電質材料之介電常數高於7.0。具體而言，本發明中用於閘極介電質20之高k介電質材料包括但不限於氧化物、氮化物、氮氧化物及/或矽化物，包括金屬矽化物與氮化金屬矽化物。在一具體實施例中，高k介電質材料係由二氧化鉿、矽化鉿與氮氧矽化鉿所組成。在另一具體實施例中，閘極介電質20包括由氧化物組成之高k介電質材料，像是例如ZrO2 、Al2 O3 、TiO2 、La2 O3 、SrTiO3 、LaAlO3 、Y2 O3 與其混合物。
高k介電質材料的實體厚度會改變，但在本發明一具體實施例中，高k介電質材料之厚度係介於0.5nm至10nm，一般是介於0.5nm至3nm之間。其係沉積在先沉積於基板5上之二氧化矽或氮氧化矽薄層(0.1nm至1.5nm)上方。在某些例子中，在閘極介電質20與基板5之間可具有另一介電層，例如一氮化物層。
接著形成一第一金屬閘極導體60以覆蓋於閘極介電質20上方。第一金屬閘極導體60係利用沉積程序後接以平面化而形成於閘極介電質20上，該程序例如有CVD、電漿輔助CVD、電鍍、及/或濺鍍。第一金屬閘極導體60包括任何傳導性金屬，包括但不限於：鎢、鎳、鈦、鉬、鉭、銅、鉑、銀、金、釕、銥、銠與錸、以及含有前述至少其中一種傳導性元素金屬之合金，例如TiN、TaN、MoN等。當使用傳導元素之組合時，在傳導材料間係形成有一選擇性擴散阻障材料層(未示於圖式中)，例如TaN或WN。第一金屬閘極導體60係具有一厚度T1 為5nm至50nm；更一般而言，第一金屬閘極導體60的厚度T1 係介於7.5nm至20nm之間。
參照圖2，在形成了第一金屬閘極導體60之後，在第二傳導類型區域15的閘極介電質20上方形成一蝕刻遮罩24。在一具體實施例中，蝕刻遮罩24的形成係由在第一傳導類型區域10與第二傳導類型區域15上沉積一光阻層開始。該光阻層可為正性作用或負性作用。對於大部分的負性作用光阻而言，塗佈層中對活化輻射暴露的部分會於光阻劑組成中光作用性化合物與可聚合劑間的反應中聚合化或交聯；因此暴露的塗佈部分在顯影劑溶劑比未暴露部分更無法溶解。對於正性作用光阻而言，暴露的部分則在顯影劑溶劑中較為溶解，而未暴露的區域則保持相對較無法溶解於顯影劑溶劑中。
一般而言，光阻劑組成包括至少一種樹脂接合成分與一光作用劑。大量種類的聚合或樹脂接合劑都可用於光阻劑中，這些聚合性接合劑包括一或多種酸基單體，如丙烯酸或甲基丙烯酸。
在一具體實施例中，光阻層是由DQN光阻劑所組成。DQN光阻劑是一種雙成分光阻劑，包括光感性成分DQ與N型樹脂酚醛清漆(novolac)。一般而言，DQ是光感性成分而酚醛清漆在曝光波長小於300nm時並不會反應，一般是利用光源波長為g-line(436nm)與i-line(365nm)之曝光工具。光阻劑可為液體或乾燥膜。液體光阻劑係分散於一基板上並予以固化。乾燥膜光阻劑一般係層積至基板上。在一具體實施例中，光阻層係利用旋塗技術而沉積。
在於基板5之第一傳導類型區域10與第二傳導類型區域15上形成光阻層之後，係利用光微影來圖樣化光阻層，並使其顯影以提供蝕刻遮罩24。更具體而言，在一具體實施例中，係藉由將光阻層暴露至輻射圖樣中、然後利用傳統的阻劑顯影劑(例如化學溶劑)使圖樣顯影為光阻劑而產生圖樣。在正性阻劑顯影中，顯影劑係於阻劑層中留下孔洞，其相應於光微影工具的光標(遮罩)之不透光圖樣。在負性阻劑顯影中，顯影劑是在阻劑中留下與光標(遮罩)相反的圖樣。圖樣的顯影係利用傳統顯影技術而進行，包括但不限於連續噴塗顯影與填塞顯影。在另一具體實施例中，蝕刻遮罩24係由氧化物、氮化物或氮氧化物材料所組成之一硬遮罩。
在一具體實施例中，在形成蝕刻遮罩24之後，係暴露第一傳導類型區域10與第二傳導類型區域15其中之一，其中光阻層的剩餘部分係保持覆蓋於第一傳導類型區域10或第二傳導類型區域15中的另一者上。注意圖1雖繪示了光阻層的剩餘部分(亦即蝕刻遮罩24)係覆蓋於第二傳導類型區域15(亦即p型元件區域)上，但本發明之方法也可用於光阻層的剩餘部分(亦即蝕刻遮罩24)係覆蓋於第一傳導類型區域15(亦即n型元件區域)上的情形。
圖3說明了蝕刻第一金屬閘極導體60之暴露部分並終止於第一傳導類型區域10(亦即n型元件區域)中的閘極介電質20上，其中蝕刻遮罩24係保護第一金屬閘極導體60之位於第二傳導類型區域15(亦即p型元件區域)的部分。在一具體實施例中，蝕刻程序是由非等向性蝕刻所提供，例如反應性離子蝕刻。在一具體實施例中，蝕刻程序係相對於閘極介電質20而移除第一金屬閘極導體60。在一實例中，移除第一金屬閘極導體60之蝕刻程序包括了由Cl2 與Ar組成之蝕刻化學性質。在移除第一金屬閘極導體60以暴露出第一傳導類型區域10中的下方閘極介電質20之後，係移除蝕刻遮罩24，如圖4所示。當蝕刻遮罩24是由光阻材料所組成時，可利用氧灰化方式來移除蝕刻遮罩24。
參照圖5，接著對基板5的第一傳導類型區域10與第二傳導類型區域15施用含氮電漿50，其中含氮電漿50係於第一傳導類型區域10(亦即n型元件區域)中的閘極介電質20之暴露部分上及/或內產生含氮層26，並在第二傳導類型區域15(亦即p型元件區域)中的第一金屬閘極導體60的剩餘部分上及/或內產生含氮層26。
在一具體實施例中，含氮電漿50使第一傳導類型區域10中的閘極介電質20以及在第二傳導類型區域15中的第一金屬閘極導體60氮化，其中閘極介電質20中的氮含量係介於0%至50%間，且第一金屬閘極導體60的氮含量係介於0%至60%間。在部分實例中，閘極介電質20的氮含量可能會超過50%，且在部分實例中，第一金屬閘極導體60的氮含量可能會超過60%。在一實例中，位於第一傳導類型區域10中的含氮層26為閘極介電質20的一部分暴露部分，其厚度介於1nm至10nm間(自閘極介電質20的上表面量起)，且具有之氮濃度介於0%至50%，一般係大於1%。在另一實例中，閘極介電質20的前述部分中的氮濃度係介於10%至50%，一般係介於25%至50%。在一實例中，在第二傳導類型區域15中的含氮層26是第一金屬閘極導體60的剩餘部分，其厚度介於1nm至20nm間(自第一金屬閘極導體60的上表面量起)，且具有之氮濃度介於0%至60%，一般係大於1%。在另一實例中，第一金屬閘極導體60的前述部分中的氮濃度係介於10%至60%，一般係介於25%至60%。
氮化之閘極介電質20、26係減緩元件尺寸相關之再成長效應，並使所需之臨界電壓(Vt)根據N劑量之添加而偏移且加以控制，藉以提昇n型半導體元件之元件性能。氮化之金屬閘極導體20、26係增加有效工作函數達4.9eV至5.2eV，藉以提昇p型半導體元件的元件性能，其產生與p型半導體元件之所需臨界電壓(Vt)。n型半導體元件的有效工作函數係介於4.1eV至4.3eV之間。
在一具體實施例中，整合閘極介電質20(具有含氮層26於其上或其中)之n型半導體元件係具有約0.00mV至約300mV間之臨界電壓。在一具體實施例中，整合第一金屬閘極導體60(具有含氮層26於其上或其中)之p型半導體元件係具有約0.00mV至約300mV間之臨界電壓。
在一具體實施例中，含氮電漿50是由N2 /H2 所組成。含氮電漿進一步包括由O2 與Si所組成之自由基。在一具體實施例中，含氮電漿50是由N2 /H2 中含1%至10%之H2 所組成，且其實質上不含O2 。在一具體實施例中，含氮電漿50的O2 含量係低於0.01%。在另一具體實施例中，含氮電漿50的O2 含量係低於0.5%。在另一具體實施例中，含氮電漿50係完全不含O2 。
在一實例中，含氮電漿50的氟含量係0.5%或更低。在另一實例中，含氮電漿50係完全不含氟，亦即氟含量為0.00%。在一具體實施例中，含氮電漿50的流率係介於2,000sccm至11,000sccm。在另一具體實施例中，含氮電漿50的流率係介於8,000sccm至10,000sccm。一般而言，含氮電漿50的RF功率係介於1,000W至3,000W之間。更一般而言，含氮電漿50的RF功率係介於1,500W至2,500W之間。甚至更一般的，含氮電漿50的RF功率係介於500W至5000W之間。
在一具體實施例中，含氮電漿50之施用溫度介於約室溫至攝氏300度。在另一具體實施例中，含氮電漿50之施用溫度介於攝氏25度至攝氏350度。在又一具體實施例中，含氮電漿50之施用溫度介於攝氏100度至攝氏300度。
現參圖6，在施用含氮電漿50之後，在第一傳導類型區域10與第二傳導類型區域15中的含氮層26上沉積一第二金屬閘極導體65。第二金屬閘極導體65係藉由物理氣相沉積(PVD)沉積而成，例如濺鍍或電鍍。在一實例中，第二金屬閘極導體65係由TaN、W、WN、Ti、TiN或其組合所組成。在另一實例中，第二金屬閘極導體65具有之厚度係介於1nm至50nm。
參照圖7，在形成第二金屬閘極導體65之後，第一傳導類型區域10與第二傳導類型區域15係經處理以提供半導體元件。氮化之閘極介電質20、26(也稱為包括含氮層26且位於第一傳導類型區域10中的部分閘極介電質20)係對一n型場效電晶體(FET)提供一閘極結構的閘極介電質。舉例而言，場效電晶體(FET)係形成為含有閘極結構，其包括位於氮化之閘極介電質20上的第一金屬閘極導體60。一nFET係形成為包括由氮化鈦(TiN)組成之第一金屬閘極導體60以及由高k介電質材料(如二氧化鉿)組成之氮化閘極介電質20、26，其中在第一金屬閘極導體60與氮化之閘極導體26、60之間的界面處具有一層氧化鋁(Al2 O3 )。在一實例中，nFET包括由氮化鎢(WN)所組成之一金屬閘極導體與由二氧化鉿組成之一高k介電質材料20。一pFET係形成為包括由氮化鈦(TiN)組成之經氮化第一金屬閘極導體26、60(也稱為包括含氮層26且位於第二傳導類型區域15中之第一金屬閘極導體60的剩餘部分)以及由二氧化鉿組成之閘極介電質20，其中在經氮化之第一金屬閘極導體26、60與閘極介電質20之間的界面處具有一層氧化鉭(TaO)。
在一具體實施例中，包括有第二金屬閘極導體65、含氮層26、第一金屬閘極導體60與高k介電質材料20之層狀堆疊係經圖樣化與蝕刻，以於第一傳導類型區域10中提供一第一閘極結構70，並於基板5的第二傳導類型區域15中提供一第二閘極結構80。第一閘極結構70包括氮化之閘極介電質20、26以及第二金屬閘極導體65，而第二閘極結構80包括高k介電質材料20、氮化之閘極導體26、60以及第二金屬閘極導體65。
更具體而言，在一具體實施例中，形成閘極導堆疊70、80係包括在圖6所示之整體結構上沉積一光阻層(未示)。接著選擇性圖樣化及顯影光阻層，以提供一光阻遮罩(蝕刻遮罩)(未示)來保護第二金屬閘極導體65/第一金屬閘極導體60/高k介電質材料20之層狀堆疊中對應至後續形成之閘極堆疊70、80的部分。接著蝕刻金屬閘極導體60/高k介電質材料20之層狀堆疊的暴露區域，同時保護在光阻遮罩下方的區域以提供對應至FET元件之閘極堆疊70、80。在形成閘極堆疊之後，藉由清除程序(例如氧灰化)來移除光阻遮罩。
接著在次一步驟中，於基板5的第一傳導類型區域10與第二傳導類型區域15中形成延伸源極與汲極區域85。接著在第一閘極結構70與第二閘極結構80比鄰處形成源極與汲極偏移間隔物90，並在基板5的第一傳導類型區域10與第二傳導類型區域15中形成深源極與汲極區域95，如圖7所示。
在一具體實施例中，上述方法提供了圖7所示之半導體元件。半導體元件包括一基板5，其具有一p型元件區域(第一傳導類型區域10)與一n型元件區域(第二傳導類型區域15)，其中至少一nFET係位於n型元件區域中，且至少一pFET位於p型元件區域中。在一具體實施例中，該至少一nFET各包括一閘極結構(閘極堆疊70)，其包括在基板5上、具有一氮化上表面(含氮層26)之含鉿閘極介電質(高k閘極介電質20)以及直接位於含鉿閘極介電質之含氮上表面上的閘極導體(第二金屬閘極導體65)。在一具體實施例中，該至少一pFET各包括一閘極結構(閘極堆疊80)，其包括在基板5上、具有實質上不含氮化物之上表面之含鉿閘極介電質(高k閘極介電質20)以及直接位於含鉿閘極介電質上、不含氮化物的上表面之含鉿閘極介電質的閘極導體(第一金屬閘極導體60)，其中在該至少一pFET之閘極結構中之閘極導體的上表面係一氮化上表面(含氮層26)。所述實質上不含氮化物是指氮化物含量低於10.0%，一般係低於5.0%，且更一般是低於1.0%，且在一些具體實施例中氮化物之含量為0.0%。在一具體實施例中，對該至少一pFET之閘極結構包括在具有氮化上表面之閘極導體(第二金屬閘極導體65)之上表面上的另一個閘極導體。
本發明已特定說明了其較佳具體實施例，該領域技術人士應瞭解可對前述內容進行形式上或細部上的調整與改變，其皆不脫於本發明之精神與範疇。因此，本發明不應限於上述形式與細節，其係落於如附申請專利範圍之範疇。
1．．．隔離區域
5．．．基板
10．．．第一傳導類型區域
15．．．第二傳導類型區域
20．．．閘極介電質
24．．．蝕刻遮罩
26．．．含氮層
50．．．含氮電漿
55．．．閘極堆疊
60．．．閘極導體
65．．．閘極導體
70．．．閘極結構
80．．．閘極結構
85．．．延伸源極與汲極區域
90．．．間隔物
95．．．深源極與汲極區域
上述實施方式係僅為示例而不應作為限制本發明之用，其係結合如附圖式而說明，其中相同的元件符號係代表相同的元件與部分，其中：
圖1係一側截面圖，其說明包括一第一傳導類型區域(即n型元件區域)與一第二傳導類型區域(即p型元件區域)之基板以及包括在基板上之閘極介電質與在閘極介電質上之第一金屬閘極導體之一閘極堆疊。
圖2係一側截面圖，其說明在第二傳導類型區域上形成一蝕刻遮罩，其中該第一傳導類型區域係暴露。
圖3係一側截面圖，其說明移除該第一金屬閘極導體之在第一傳導類型區域中的一部分以暴露該第一傳導類型區域中的該閘極介電質，其中該金屬閘極導體之一剩餘部分是在該第二傳導類型區域中。
圖4係一側截面圖，其說明根據本發明一具體實施例之移除該蝕刻遮罩。
圖5係一側截面圖，其說明對在該第一傳導類型區域中的閘極介電質以及在第二傳導類型區域中的第一金屬閘極導體施用一含氮電漿。
圖6係一側截面圖，其說明，至少在該第一傳導類型區域中之該閘極介電質上形成一第二金屬閘極導體。
圖7係一側截面圖，其說明從圖6所示結構形成半導體元件的一個具體實施例。
上述圖式表示本發明之某些具體實施例，其僅作為描述之用，並非用於限制本發明之範疇。
1．．．隔離區域
5．．．基板
10．．．第一傳導類型區域
15．．．第二傳導類型區域
20．．．閘極介電質
26．．．含氮層
50．．．含氮電漿
60．．．閘極導體

Claims (35)

  1. 一種形成半導體元件的方法，包含：形成一閘極堆疊，該閘極堆疊包括一閘極介電質與一第一金屬閘極導體，位於一基板之一第一傳導類型區域與一第二傳導類型區域上；移除該第一金屬閘極導體在該第一傳導類型區域上的一部分以暴露該第一傳導類型區域上的該閘極介電質，其中該第一金屬閘極導體的一剩餘部分係存在於該第二傳導類型區域上；氮化在該第一傳導類型區域上的該閘極介電質以及在該第二傳導類型區域上的該第一金屬閘極導體，其中該氮化包含施用一含氮電漿至該閘極介電質以及該第一金屬閘極導體；以及形成一第二金屬閘極導體，至少覆蓋該第一傳導類型區域上的該閘極介電質。
  2. 如申請專利範圍第1項之方法，其中該第一傳導類型區域係經處理以提供至少一nFET元件，且該第二傳導類型區域係經處理以提供至少一pFET元件。
  3. 如申請專利範圍第1項之方法，其中該閘極介電質係由一高介電常數閘極介電質組成。
  4. 如申請專利範圍第1項之方法，其中移除該第一金屬閘極導體在該第一傳導類型區域上的一部分以暴露該第一傳導類型區域上的該閘極介電質係包含：形成一蝕刻遮罩覆蓋該第二傳導類型區域，其中該第一傳導類型區域外露； 移除該第一金屬閘極導體在該第一傳導類型區域上的一部分以暴露該第一傳導類型區域上的該閘極介電質；以及移除該蝕刻遮罩。
  5. 如申請專利範圍第1項之方法，其中該施用該含氮電漿更包含一N2 /H2 電漿，該N2 /H2 電漿包括由O2 與Si所組成之自由基。
  6. 如申請專利範圍第1項之方法，其中該含氮電漿係氮化該第一傳導類型區域上的該閘極介電質，並氮化該第二傳導類型區域上的該第一金屬閘極導體，其中該閘極介電質中的氮含量係介於0%至50%，且在該第一金屬閘極導體中的氮含量係介於0%至60%。
  7. 如申請專利範圍第1項之方法，更包含：在溫度為攝氏1050度或較低之含氮電漿後進行一退火程序。
  8. 一種形成半導體元件的方法，包含：形成一閘極堆疊，該閘極堆疊包括一閘極介電質與一第一金屬閘極導體，位於一基板的一第一傳導類型區域與一第二傳導類型區域上；形成一蝕刻遮罩覆蓋該第二傳導類型區域，其中該第一傳導類型區域外露；移除該第一金屬閘極導體在該第一傳導類型區域上的一部分，以暴露該第一傳導類型區域上的該閘極介電質；移除該蝕刻遮罩；對該第一傳導類型區域上的該閘極介電質以及該第二傳導類 型區域上的該第一金屬閘極導體施用一含氮電漿，其中該施用該含氮電漿至該閘極介電質以及該第一金屬閘極導體包含一N2 /H2 電漿；以及形成一第二金屬閘極導體，至少覆蓋該第一傳導類型區域中的該閘極介電質。
  9. 如申請專利範圍第8項之方法，其中該第一金屬閘極導體包含鎢、鎳、鈦、鉬、鉭、銅、鉑、銀、金、釕、銥、銠與錸中至少其一。
  10. 如申請專利範圍第8項之方法，其中該閘極介電質包含二氧化鉿、矽化鉿、氮氧矽化鉿、二氧化鋯、氧化鋁、二氧化鈦、氧化鑭、氧化鍶鈦、氧化鑭鋁、氧化釔或其混合物。
  11. 如申請專利範圍第8項之方法，其中該蝕刻遮罩係由一光阻材料所組成。
  12. 如申請專利範圍第8項之方法，其中該對該基板施用該含氮電漿更包含由O2 與Si所組成之自由基。
  13. 一種形成半導體元件的方法，包含：形成一閘極堆疊，該閘極堆疊包括一閘極介電質與一第一金屬閘極導體，位於一基板的一n型元件區域與一p型元件區域上；形成一蝕刻遮罩，覆蓋於該p型元件區域上，其中該n型元件區域外露；移除該金屬閘極導體在該n型元件區域上的一部分，以暴露 該n型元件區域上的該閘極介電質；移除該蝕刻遮罩；對該n型元件區域上的該閘極介電質以及該p型元件區域上的該第一金屬閘極導體施用一含氮電漿；以及形成一第二金屬閘極導體，至少覆蓋該n型元件區域上的該閘極介電質。
  14. 如申請專利範圍第13項之方法，更包含：在一n型元件區域中形成一第一半導體元件，具有介於4.1eV至4.3eV間之一有效工作函數；以及在該p型元件區域中形成一第二半導體元件，具有介於4.9eV至5.2eV間之一有效工作函數。
  15. 如申請專利範圍第14項之方法，其中該第一金屬閘極導體包含一高工作函數金屬，且該第二金屬閘極導體包含一低工作函數金屬。
  16. 一種半導體元件，包含：一基板，包含一p型元件區域與一n型元件區域；至少一nFET，存在該n型元件區域中且包含一第一閘極結構，該第一閘極結構包括一第一含鉿閘極介電質，該第一含鉿閘極介電質具有位於該基板上且該n型元件區域中的一第一氮化鉿上表面，以及直接位於該第一含鉿閘極介電質之該第一氮化鉿上表面上的一第一閘極導體，其中該第一氮化鉿上表面係直接位於該第一含鉿閘極介電質上；以及至少一pFET，位於該p型元件區域中且包含一第二閘極結構，該第二閘極結構包括一第二含鉿閘極介電質，該第二含鉿閘 極介電質具有位於該基板上、該p型元件區域中且實質上不含氮化物的一上表面，以及直接位於該第二含鉿閘極介電質上且具有該實質上不含氮化物之上表面的一第二閘極導體，其中在該至少一pFET的該第二閘極結構中之該第二閘極導體的一上表面係一氮化上表面。
  17. 如申請專利範圍第16項之半導體元件，其中該至少一pFET的該第二閘極結構更包含一上閘極導體，位於具有該第二氮化上表面之該第二閘極導體的該上表面上。
  18. 如申請專利範圍第16項之半導體元件，其中實質上不含氮化物係指氮化物含量低於1.0%。
  19. 如申請專利範圍第16項之半導體元件，其中該第一含鉿閘極介電質之該第一氮化鉿上表面中之氮含量為50%，而該第二閘極導體之該第二氮化上表面中之氮含量為60%。
  20. 如申請專利範圍第16項之半導體元件，其中該第一閘極導體包含鎢、鎳、鈦、鉬、鉭、銅、鉑、銀、金、釕、銥、銠與錸中至少其一。
  21. 如申請專利範圍第16項之半導體元件，其中該nFET元件具有介於4.1eV至4.3eV間之一有效工作函數；以及該pFET元件具有具有介於4.9eV至5.2eV間之一有效工作函數。
  22. 如申請專利範圍第16項之半導體元件，其中該nFET元件之 該第一閘極導體包含一高工作函數金屬，且該pFET元件之該第二閘極導體包含一低工作函數金屬。
  23. 如申請專利範圍第16項之半導體元件，其中該nFET元件之該第一閘極導體包含氮化鉭、鎢、氮化鎢、鈦、氮化鈦或其組合。
  24. 如申請專利範圍第16項之半導體元件，其中該pFET元件之該第二閘極導體包含鎢、鎳、鈦、鉬、鉭、銅、鉑、銀、金、釕、銥、銠與錸或其組合及其氮化物。
  25. 如申請專利範圍第16項之半導體元件，其中該第一含鉿閘極介電質之該第一氮化鉿上表面的厚度介於1nm至10nm間。
  26. 如申請專利範圍第16項之半導體元件，其中該第二閘極導體之該第二氮化上表面的厚度介於1nm至20nm間。
  27. 一種半導體元件，包含：一基板，包含一p型元件區域與一n型元件區域；至少一nFET，存在該n型元件區域中且包含一第一閘極結構，該第一閘極結構包括一第一閘極介電質，該第一閘極介電質具有位於該基板上且該n型元件區域中的一第一氮化上表面，以及直接位於該第一閘極介電質之該第一氮化上表面上的一第一閘極導體，其中該第一閘極介電質以及該第一氮化上表面包含鉿；以及至少一pFET，位於該p型元件區域中且包含一第二閘極結構，該第二閘極結構包括一第二閘極介電質，該第二閘極介電質 具有位於該基板上、該p型元件區域中且實質上不含氮化物的一上表面，以及直接位於該第二閘極介電質上且具有該實質上不含氮化物之上表面的一第二閘極導體，其中在該至少一pFET的該第二閘極結構中之該第二閘極導體的一上表面係一氮化上表面。
  28. 如申請專利範圍第27項之半導體元件，其中該第一閘極介電質與該第二閘極介電質中至少之一包含二氧化鉿、矽化鉿、氮氧矽化鉿、二氧化鋯、氧化鋁、二氧化鈦、氧化鑭、氧化鍶鈦、氧化鑭鋁、氧化釔或其混合物。
  29. 如申請專利範圍第27項之半導體元件，其中該至少一pFET的該第二閘極結構更包含一上閘極導體，位於具有該氮化上表面之該閘極導體的該上表面上。
  30. 如申請專利範圍第27項之半導體元件，其中實質上不含氮化物係指氮化物含量低於1.0%。
  31. 如申請專利範圍第27項之半導體元件，其中該第一閘極介電質之該第一氮化上表面中之氮含量為50%，而該第二閘極導體之該第二氮化上表面中之氮含量為60%。
  32. 如申請專利範圍第27項之半導體元件，其中該nFET元件具有介於4.1eV至4.3eV間之一有效工作函數；以及該pFET元件具有具有介於4.9eV至5.2eV間之一有效工作函數。
  33. 如申請專利範圍第27項之半導體元件，其中該nFET元件之 該第一閘極導體包含氮化鉭、鎢、氮化鎢、鈦、氮化鈦或其組合；以及該pFET元件之該第二閘極導體包含鎢、鎳、鈦、鉬、鉭、銅、鉑、銀、金、釕、銥、銠與錸或其組合及其氮化物。
  34. 如申請專利範圍第27項之半導體元件，其中該第一閘極介電質之該第一氮化上表面的厚度介於1nm至10nm間。
  35. 如申請專利範圍第27項之半導體元件，其中該第二閘極導體之該第二氮化上表面的厚度介於1nm至20nm間。
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