CN102341894A - 金属高k FET的双金属与双电介质集成 - Google Patents

金属高k FET的双金属与双电介质集成 Download PDF

Info

Publication number
CN102341894A
CN102341894A CN2010800101888A CN201080010188A CN102341894A CN 102341894 A CN102341894 A CN 102341894A CN 2010800101888 A CN2010800101888 A CN 2010800101888A CN 201080010188 A CN201080010188 A CN 201080010188A CN 102341894 A CN102341894 A CN 102341894A
Authority
CN
China
Prior art keywords
conductivity type
dielectric
gate
type regions
metal gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010800101888A
Other languages
English (en)
Inventor
M·P·胡齐克
W·K·汉森
R·杰哈
梁玥
R·拉马钱德兰
R·S·怀斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN102341894A publication Critical patent/CN102341894A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

在一个实施例中，本发明提供了一种形成半导体器件的方法，其包括：提供衬底，所述衬底包括第一导电类型区域和第二导电类型区域；形成栅极叠层，其包括在所述第一导电类型区域和所述第二导电类型区域顶上的栅极电介质以及覆盖所述高k栅极电介质的第一金属栅极导体；去除所述第一金属栅极导体的在所述第一导电类型区域中的部分，以暴露所述第一导电类型区域中的所述栅极电介质；向所述衬底施加基于氮的等离子体，其中所述基于氮的等离子体使在所述第一导电类型区域中的栅极电介质氮化，并使所述第二导电类型区域中的第一金属栅极导体氮化；以及形成第二金属栅极导体，其至少覆盖所述第一导电类型区域中的栅极电介质。

Description

金属高k FET的双金属与双电介质集成
技术领域
本发明一般涉及微电子。在一个实施例中，本发明涉及金属氧化物半导体场效晶体管(MOSFET)中的栅极结构。
背景技术
场效晶体管(FET)被广泛用于电子业中作为切换、放大、滤波以及与模拟及数字电信号两者有关的其它任务。最常见的就是金属氧化物半导体场效晶体管(MOSFET或MOS)，其中栅极结构被功能以在半导体本体的之下的沟道区域中产生电场，藉此，电子可运行通过半导体本体的源极区域与漏极区域之间的沟道。互补型MOS(CMOS)器件现已大量用于半导体业，其中n型与p型(NMOS和PMOS)晶体管都用于制造逻辑与其它电路。
半导体器件制造的持续趋势包括降低电器件特征尺寸(缩放)、以及改善关于器件切换速度与功率消耗的器件性能。MOS晶体管性能通过减少器件的栅极导体下方的源极与漏极区域之间的距离(即所谓的栅极或沟道长度)和通过减少半导体表面上所形成的栅极电介质层厚度而加以改善。然而，对于二氧化硅栅极电介质的厚度可降低的程度具有电与物理限制。
近来MOS与CMOS晶体管缩放(scaling)的效应已经着重在电介质常数比二氧化硅高(例如高于约3.9)的高介电常数(以下简称“高k”)电介质材料，其可形成为比二氧化硅厚的层，同时仍产生等价的场效应性能。这种高k电介质材料的相对电性性能系通常以等效氧化物厚度(EOT)来表示，这是因为高k材料层一般会较厚，且仍提供与薄许多的二氧化硅层相当的电性效应。由于介电常数“k”高于二氧化硅，因而可使用较厚的高k电介质层来减轻隧穿泄漏电流，同时仍达到与较薄层的热生长的二氧化硅等效的电性能。
基于铪的高k/金属栅极叠层是SiON/多晶硅栅极叠层的一种替代方式，虽然高k电介质因其较高的介电常数而提供比SiON更显著的缩放，但这些栅极叠层的介电常数的效应可通过基于铪的高k栅极电介质与基于硅的衬底之间的低介电常数类SiO2界面层的热动力有利的生长而加以调和，一般基于铪的高k栅极电介质被形成于该基于硅的衬底上。
发明内容
本发明提供了一种用于形成栅极结构的方法，在一个实施例中包括：提供衬底，所述衬底包括第一导电类型区域和第二导电类型区域；形成栅极叠层，其包括在所述衬底的所述第一导电类型区域和所述第二导电类型区域顶上的栅极电介质以及在所述栅极电介质顶上的第一金属栅极导体；去除所述第一金属栅极导体的在所述第一导电类型区域中的部分，以暴露所述第一导电类型区域中的所述栅极电介质，其中所述第一金属栅极导体的剩余部分位于所述第二导电类型区域中；氮化所述第一导电类型区域中的所述栅极电介质以及所述第二导电类型区域中的所述第一金属栅极导体；以及形成第二金属栅极导体，其至少位于所述第一导电类型区域中的所述栅极电介质上。
在另一实施例中，用于形成栅极结构的方法包括提供衬底，所述衬底包括第一导电类型区域和第二导电类型区域；形成栅极叠层，其包括在所述衬底的第一导电类型区域和所述第二导电类型区域顶上的栅极电介质以及在所述栅极电介质顶上的第一金属栅极导体；形成蚀刻掩模以覆盖所述第二导电类型区域，其中所述第一导电类型区域被暴露；去除所述第一金属栅极导体的在所述第一导电类型区域中的部分，以暴露所述第一导电类型区域中的所述栅极电介质；去除所述蚀刻掩模；向所述第一导电类型区域中的所述栅极电介质和所述第二导电类型区域中的所述第一金属栅极导体施加基于氮的等离子体；以及形成第二金属栅极导体，其至少位于所述第一导电类型区域中的所述栅极电介质上。
在又一实施例中，所述方法包括提供衬底，其包括n型器件区域和p型器件区域；形成栅极叠层，其包括位于n型器件区域和p型器件区域上的栅极电介质以及位于所述栅极电介质上的第一金属栅极导体；在所述p型器件区域上形成蚀刻掩模，其中所述n型器件区域被暴露；去除所述第一金属栅极导体在所述n型器件区域中的部分，以暴露所述n型器件区域中的所述栅极电介质；去除所述蚀刻掩模；向所述n型器件区域中的所述栅极电介质以及所述p型器件区域中的所述第一金属栅极导体施加基于氮的等离子体；以及形成第二金属栅极导体，其至少位于所述n型器件区域中的栅极电介质上。
在另一方面提供一半导体器件。一般而言，所述半导体器件包括：衬底，其包括p型器件区域和n型器件区域；至少一个nFET，其位于所述n型器件区域中且包括栅极结构，所述栅极结构包括在所述衬底上的具有氮化的上表面的含Hf栅极电介质以及直接位于所述含Hf栅极电介质的所述氮化的上表面上的栅极导体；以及至少一个pFET，其位于所述p型器件区域中且包括栅极结构，所述栅极结构包括在所述衬底上的具有基本上不含氮化物的上表面的含Hf栅极电介质以及直接位于具有所述基本上不含氮化物的上表面的所述含Hf栅极电介质上的栅极导体，其中所述至少一个pFET的所述栅极结构中的所述栅极导体的上表面为氮化的上表面。
附图说明
上述详细描述仅为示例而不应限制本发明，并将结合附图加以说明，其中相同的参考标号代表相似的要素与部分，其中：
图1为侧截面图，其说明包括第一导电类型区域(即n型器件区域)与第二导电类型区域(即p型器件区域)的衬底以及包括在衬底上的栅极电介质与在栅极电介质上的第一金属栅极导体的栅极叠层；
图2为侧截面图，其说明在第二导电类型区域上形成蚀刻掩模，其中该第一导电类型区域被暴露；
图3为侧截面图，其说明去除第一金属栅极导体的在第一导电类型区域中的一部分以暴露第一导电类型区域中的栅极电介质，其中该金属栅极导体的剩余部分在第二导电类型区域中；
图4为侧截面图，其说明根据本发明的一个实施例的去除蚀刻掩模；
图5为侧截面图，其说明对在第一导电类型区域中的栅极电介质以及在第二导电类型区域中的第一金属栅极导体施加基于氮的等离子体；
图6为侧截面图，其说明，至少在第一导电类型区域中的栅极电介质上形成第二金属栅极导体；以及
图7为侧截面图，其说明从图6所示结构形成半导体器件的一个实施例。
上述附图表示本发明的某些实施例，其仅作为描述之用，并非用于限制本发明的范畴。
具体实施方式
本发明在一个实施例中提供了一种为半导体器件(例如，场效晶体管(FET))形成栅极结构的方法，该器件具有金属栅极导体/高k电介质叠层，其具有的阈值电压被调整至半导体器件的导电类型；以下将参照本申请的说明与附图来进一步说明该方法。应注意本发明的附图仅为描述之用，因而并未按比例绘制。
在下文中提出各种具体细节，例如特定结构、部件、材料、尺寸、处理步骤与技术，以提供对本发明的通盘了解。然而，本领域技术人士应了解本发明亦可在不具这些具体细节下实施。在其它例子中，不再详细描述公知结构或处理步骤以避免混淆本发明。在说明本发明的方法与结构时，以下术语系具有如下意义，除另行指明外。
本文所使用的术语“半导体器件”是指这样的本征半导体材料，其已经掺杂(亦即掺杂剂已注入其中)而提供与本征半导体不同的电特性。掺杂表示将掺杂剂原子加入本征半导体中，其改变本征半导体在热平衡下的电子与空穴载流子浓度。在非本征半导体中的主要载流子浓度将其归类为n型或p型半导体。
本文所使用的术语“导电类型”与“导电区域”代表p型或n型掺杂半导体。
本文所使用的术语“p型”是指在本征半导体中加入的杂质产生了价电子缺乏，例如对IV族半导体(如硅)添加硼、铝或镓。
如本文所使用的术语“n型”是指在本征半导体中加入的杂质产生自由电子，例如对IV族半导体(如硅)添加锑、砷或磷。
如本文所使用的术语“场效晶体管(FET)”是一种晶体管，其中输出电流(亦即，源极-漏极电流)由施加至栅极的电压加以控制。场效晶体管具有三个端子，亦即栅极、源极与漏极。
如本文所使用的术语“漏极”表示位于场效晶体管(FET)中沟道末端处的半导体衬底的掺杂的区域；其中载流子通过漏极从晶体管流出。
如本文所使用的术语“源极”为掺杂的区域，主要载流子从其流入沟道。
如本文所使用的术语“沟道”为金属氧化物半导体晶体管的源极与漏极之间的区域，其在晶体管开启时变得导电。
术语“栅极结构”代表用以控制半导体器件(例如场效晶体管FET)的输出电流(亦即沟道中的载流子流动)的结构。
如本文所使用的术语“栅极导体”代表材料的体电阻率介于10-4Ω-cm至10-6Ω-cm之间，且其系位于栅极电介质顶上。
如本文所使用的术语“金属”为一种导电材料，其中金属原子通过金属键而结合在一起，且金属的导带和价带的能带结构重叠，因此并无能隙。
术语“氮化的”、“氮化”与“使氮化”指氮化金属(例如，金属栅极导体)或氮化电介质(例如，栅极电介质)，其代表将氮从外部源引入材料(亦即，电介质或金属)中。
如本文所使用的术语“pFET”代表场效晶体管的源极/漏极区域由杂质的添加(例如，在本征硅衬底中添加硼、铝、镓)而产生，以对本征半导体产生价电子的缺乏。
如本文所使用的术语“nFET”是指场效晶体管具有的源极/漏极区域是由杂质的添加(例如，在本征硅衬底中加入锑、砷、或磷)而产生，其对本征半导体产生自由电子。
如本文所使用的术语“栅极电介质”是在半导体器件衬底与栅极导体之间的电介质层。
如本文所使用的术语“电介质”代表具有绝缘性质的非金属性材料。
如本文所使用的术语“绝缘”代表室温电导率低于约10-10(Ω-m)-1。
如本文所使用的术语“高k”代表电介质材料的特征为介电常数(k)高于3.9。
术语“基于氮的等离子体”是指包括N2与H2混合物的等离子体处理，而未引入氧或氟或任何其它核素(species)。
如本文所使用的术语“等离子体”是指带电粒子(亦即，至少剥离了电子的粒子)的集合。因为等离子体中的粒子带有电荷(一般是被剥离了电子)，通常将其称为“离子气体”。
后续为描述的用，术语“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其衍生词都是相对于本发明的附图中的取向。
此外，应知在称位于一层、区域或衬底的“顶上”或“上方”、或“上覆”、或“下方”、或“下伏”、或在另一器件“上”时，其可直接位于该另一器件上、或同时存在中间器件。相较之下，在称其与另一器件“直接位其上”、或“直接在之上”、或“直接物理接触”时，则不存在中间器件。
关于说明书中参照“一个实施例”、“实施例”、“实例实施例”等系代表所描述的实施例具有特定特征、结构或特性，但不是每一个实施例都必须包含该特定特征、结构或特性。此外，这些术语并不是指相同的实施例。另外，在描述与实施例相关的特定特征、结构或特性时，指本领域技术人士可于其知识范畴中在其它实施例中实施该特征、结构或特性，无论是否特别说明。
在一个实施例中，本发明提供一种方法，其中衬底5被暴露至含有N2或N2/H2(此后称为N/H)等离子体的环境。在此步骤中，N或N/H等离子体的施加使得在衬底上后续欲形成n型导电性半导体器件的部分中的栅极电介质氮化，并使得在衬底上后续欲形成p型导电性半导体器件的部分中的金属栅极导体氮化。氮化的栅极电介质通过减缓依赖器件尺寸的再生长，并沿较高功函数的方向使所需的阈值电压(Vt)移向pFET带边(4.9eV至5.2eV)，来改善n型半导体器件中的器件性能。氮化的金属栅极导体通过因N剂量的增加而增加功函数，而改善p型半导体器件的器件性能，增加功函数导致与p型半导体器件的pFET功函数(4.9eV至5.2eV)一致的所需的阈值电压(Vt)。
首先参照图1至图7，其说明了本发明中用于形成互补型金属氧化物半导体(CMOS器件)的栅极结构的工艺的一个实施例。在一个实施例中，该方法包括了提供衬底5，其包括第一导电类型区域10(例如，n型器件区域)与第二导电区域15(例如，p型器件区域)，其中包括栅极电介质20的栅极叠层55位于第一导电类型区域10与第二导电类型区域15的顶上，且第一金属栅极导体60覆盖该栅极电介质20。在下一处理步骤中，第一金属栅极导体60的在第一导电类型区域10中的一部分被去除，以暴露出下伏的栅极电介质20。在一个实施例中，去除第一金属栅极导体60的一部分包括在第二导电类型区域15之上形成蚀刻掩模24，其中第一导电类型区域10被暴露，并去除(例如蚀刻)第一金属栅极导体60的在该第一导电类型区域15之上的部分，以暴露出栅极电介质20在第一导电类型区域10中的部分。当存在时，蚀刻掩模24被去除，且接着施加基于氮的等离子体50以氮化第一导电类型区域10中的栅极电介质20的暴露部分、以及在第二导电类型区域15中的第一金属栅极导体60的剩余部分。上述方法与结构的细节将进一步讨论如下。
在一个实施例中，第一导电类型区域10提供了后续欲形成nFET器件的位置，而第二导电类型区域15提供后续欲形成pFET器件的位置。在另一实施例中，第一导电类型区域10提供了后续欲形成pFET器件的位置，而第二导电类型区域15提供后续欲形成nFET器件的位置。
本发明中所使用的衬底5为任何半导体材料，包括但不限于Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP与所有其它的III/V族或II/VI族化合物半导体。衬底5也包括有机半导体或层叠半导体，例如Si/SiGe、绝缘体上硅(SOI)或绝缘层上SiGe(SGOI)。在本发明的一些实施例中，衬底5是由含硅半导体材料所组成，亦即含有硅的半导体材料。衬底5被掺杂、或未掺杂、或含有掺杂或未掺杂的区域。
衬底5也包括第一掺杂(n型或p型)区域，以及第二掺杂(n型或p型)区域。为求清楚，掺杂的区域并未特别绘示于本发明的附图中。第一掺杂区域与第二掺杂区域可为相同、或具有不同导电率及/或掺杂浓度。这些掺杂的区域也称为“阱”。
在一个实施例中，至少一个隔离区域1典型地位于衬底5中。该至少一个隔离区域1为沟槽隔离区域或场氧化物隔离区域。沟槽隔离区域为利用本领域技术人士所熟知的沟槽隔离工艺所形成；举例而言，利用光刻、蚀刻、并在沟槽中填充沟槽电介质以形成沟槽隔离区域。可视需要而在进行沟槽填充之前先在沟槽中形成衬层、在沟槽填充之后进行致密化步骤，并在沟槽填充之后进行平坦化步骤。场氧化物为利用硅制程的局部氧化而形成。注意至少一个隔离区域1提供了邻近的第一导电类型区域10与第二导电类型区域15之间的隔离，典型地，在邻近的栅极具有相反导电性时需要。在一个实施例中，半导体区域通过由衬底5的位于两个隔离区域1之的间的部分所限定。
仍参照图1，在衬底5内形成至少一个隔离区域1之后，栅极叠层55被形成在衬底5的第一导电类型区域10与第二导电类型区域15的顶上。如所示，栅极叠层55至少包括栅极电介质20与位于栅极电介质20顶上的栅极导体60。栅极叠层55的栅极电介质20被形成在衬底5的表面上。在一个实施例中，栅极电介质20被形成在衬底5的第一导电类型区域10与第二导电类型区域15上。在一个实施例中，栅极电介质20由高k栅极电介质材料所组成。在另一实施例中，高k电介质材料是由热生长方法所形成，例如，氧化、氮化或氧氮化。在另一实施例中，高k电介质材料是由沉积方法所形成，例如，化学气相沉积(CVD)、等离子体辅助CVD、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应性溅射、化学溶液沉积与其它类似沉积方法。高k电介质材料还可利用上述方法的任何组合而形成。
用作栅极电介质20的高k电介质材料包括绝缘材料，其具有的介电常数大于4.0。一般而言，高k电介质材料的介电常数高于7.0。具体而言，本发明中用于栅极电介质20的高k电介质材料包括但不限于：氧化物、氮化物、氧氮化物和/或包括金属硅酸盐与氮化金属硅酸盐的硅酸盐。在一个实施例中，高k电介质材料包括二氧化铪、铪硅酸盐与铪硅氧氮化物。在另一实施例中，栅极电介质20包括由氧化物组成的高k电介质材料，例如，ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及其混合物。
高k电介质材料的物理厚度会改变，但在本发明一个实施例中，高k电介质材料的厚度在0.5nm至10nm之间，更典型，在0.5nm至3nm之间。其沉积在首先沉积在衬底5上的二氧化硅或氧氮化硅的薄层(0.1nm至1.5nm)之上。在某些例子中，在栅极电介质20与衬底5之间可具有附加的电介质层，例如氮化物层。
接着形成第一金属栅极导体60以覆盖栅极电介质20。利用沉积方法然后接以平坦化而将第一金属栅极导体60形成在栅极电介质20上，该沉积方法例如包括CVD、等离子体辅助CVD、镀敷和/或溅射。第一金属栅极导体60包括任何导电金属，包括但不限于：W、Ni、Ti、Mo、Ta、Cu、Pt、Ag、Au、Ru、Ir、Rh和Re、以及含有前述至少其中一种导电元素金属的合金，例如TiN、TaN、MoN等。当使用导电元素的组合时，在导电材料之间形成可选的扩散阻挡材料(未示于附图中)，例如TaN或WN。第一金属栅极导体60具有5nm至50nm的厚度T1。更典型地，第一金属栅极导体60的厚度T1的范围为7.5nm至20nm。
参照图2，在形成了第一金属栅极导体60之后，在第二导电类型区域15的栅极电介质20顶上形成蚀刻掩模24。在一个实施例中，蚀刻掩模24的形成从在第一导电类型区域10与第二导电类型区域15上沉积光致抗蚀剂层开始。该光致抗蚀剂层可为正性作用或负性作用。对于大部分的负性作用光致抗蚀剂而言，涂层中被暴露到活化辐射的部分在光致抗蚀剂剂组成中的光敏化合物与可聚合剂间的反应中聚合或交联。因此曝光的涂层部分在显影剂溶液中相比未曝光部分更无法溶解。对于正性作用光致抗蚀剂而言，曝光的部分在显影剂溶液中更易溶解，而未曝光的区域则保持相对较无法溶解于显影剂溶液中。
一般而言，光致抗蚀剂剂组成至少包括树脂接合成分与光敏剂。大量种类的聚合或树脂接合剂都可用于光致抗蚀剂。这样的作为聚合成分的聚合接合剂包括一种或多种酸基单体，如丙烯酸或甲基丙烯酸。
在一个实施例中，光致抗蚀剂层是由DQN光致抗蚀剂所组成。DQN光致抗蚀剂是一种双成分光致抗蚀剂剂，包括二氮醌(DQ)(光敏成分)与酚醛清漆(N型树脂)。一般而言，DQ是光敏成分而酚醛清漆在曝光波长小于300nm时并不足够敏感，一般是利用光源波长为g-线(436nm)与i-线(365nm)的曝光工具。光致抗蚀剂可为液体或干燥膜。液体光致抗蚀剂被分散于衬底上并予以固化。干燥膜光致抗蚀剂剂一般被层积至衬底。在一个实施例中，光致抗蚀剂层系利用旋涂技术而沉积。
在于衬底5的第一导电类型区域10与第二导电类型区域15上形成光致抗蚀剂层之后，利用光刻来构图光致抗蚀剂层，并使其显影以提供蚀刻掩模24。更具体而言，在一个实施例中，通过将光致抗蚀剂层暴露至辐射图形中、然后利用传统的抗蚀剂显影剂(例如化学溶剂)使图形显影为光致抗蚀剂而产生图形。在正性抗蚀剂显影中，显影剂在抗蚀剂层中留下孔洞，其相应于光刻工具的调制盘(掩模)的不透光图形。在负性抗蚀剂显影中，显影剂是在抗蚀剂中留下与调制盘(掩模)相反的图形。图形的显影系利用传统显影技术而进行，包括但不限于连续喷涂显影与混拌式(puddle)显影。在另一实施例中，蚀刻掩模24是由氧化物、氮化物或氧氮化物材料所组成的硬掩模。
在一个实施例中，在形成蚀刻掩模24之后，暴露第一导电类型区域10与第二导电类型区域15其中之一，其中光致抗蚀剂层的剩余部分保持覆盖第一导电类型区域10或第二导电类型区域15中的另一者。注意图1虽绘示了光致抗蚀剂层的剩余部分(亦即蚀刻掩模24)覆盖第二导电类型区域15(亦即p型器件区域)，但本发明的方法也可用于光致抗蚀剂层的剩余部分(亦即蚀刻掩模24)覆盖第一导电类型区域10(亦即n型器件区域)的情形。
图3说明了蚀刻第一金属栅极导体60的暴露部分并终止于第一导电类型区域10(亦即n型器件区域)中的栅极电介质20上，其中蚀刻掩模24保护第一金属栅极导体60的位于第二导电类型区域15(亦即p型器件区域)的部分。在一个实施例中，蚀刻处理由各向异性蚀刻所提供，例如反应性离子蚀刻。在一个实施例中，蚀刻处理为相对于栅极电介质20而选择性去除第一金属栅极导体60。在一个实例中，去除第一金属栅极导体60的蚀刻处理包括了由Cl2与Ar组成的蚀刻化学。在去除第一金属栅极导体60以暴露出第一导电类型区域10中的下伏栅极电介质20之后，去除蚀刻掩模24，如图4所示。当蚀刻掩模24由光致抗蚀剂材料所组成时，可利用氧灰化来去除蚀刻掩模24。
参照图5，接着对衬底5的第一导电类型区域10与第二导电类型区域15施加基于氮的等离子体50，其中基于氮的等离子体50在第一导电类型区域10(亦即n型器件区域)中的栅极电介质20的暴露部分上和/或内产生含氮层26，并在第二导电类型区域15(亦即p型器件区域)中的第一金属栅极导体60的剩余部分上和/或内产生含氮层26。
在一个实施例中，基于氮的等离子体50使第一导电类型区域10中的栅极电介质20以及在第二导电类型区域15中的第一金属栅极导体60氮化，其中栅极电介质20中的氮含量在0％至50％之间，且第一金属栅极导体60的氮含量在0％至60％之间。在部分实例中，栅极电介质20的氮含量会大于50％，且在部分实例中，第一金属栅极导体60的氮含量会大于60％。在一个实例中，位于第一导电类型区域10中的含氮层26为栅极电介质20的暴露部分的一部分，其厚度在1nm至10nm之间(自栅极电介质20的顶表面量起)，且具有的氮浓度在0％至50％，典型地大于1％。在另一实例中，栅极电介质20的前述部分中的氮浓度的范围为10％至50％，典型地为25％至50％。在一个实例中，在第二导电类型区域15中的含氮层26是第一金属栅极导体60的剩余部分，其厚度范围为1nm至20nm(自第一金属栅极导体60的顶表面量起)，且具有的氮浓度范围为0％至60％，典型地大于1％。在另一实例中，第一金属栅极导体60的前述部分中的氮浓度范围为10％至60％，典型为25％至60％。
氮化的栅极电介质20、26通过减缓器件尺寸再生长效应，并使希望的阈值电压(Vt)根据N剂量的添加而移动且根据需要加以控制，藉以改善n型半导体器件的器件性能。氮化的金属栅极导体20、26通过将有效功函数增加到范围为4.9eV至5.2eV的值，这产生p型半导体器件的希望的阈值电压(Vt)，由此改善p型半导体器件的器件性能。n型半导体器件的有效功函数的范围为4.1eV至4.3eV。
在一个实施例中，并入具有位于其上或其中的含氮层26的栅极电介质20的n型半导体器件具有约0.00mV至约300mV之间的阈值电压。在一个实施例中，并入了具有位于其上或其中的含氮层26的第一金属栅极导体60的p型半导体器件具有约0.00mV至约300mV之间的阈值电压。
在一个实施例中，基于氮的等离子体50是由N2/H2所组成。基于氮的等离子体还包括由O2与Si所组成的自由基(radical)。在一个实施例中，基于氮的等离子体50包括N2/H2中的1％至10％的H2，且其基本上不含O2。在一个实施例中，基于氮的等离子体50的O2含量低于0.01％。在另一实施例中，基于氮的等离子体50的O2含量低于0.5％。在另一实施例中，基于氮的等离子体50完全不含O2。
在一个实例中，基于氮的等离子体50的氟含量为0.5％或更低。在另一实例中，基于氮的等离子体50完全不含氟，亦即氟含量为0.00％。在一个实施例中，基于氮的等离子体50的流量的范围为2,000sccm至11,000sccm。在另一实施例中，基于氮的等离子体50的流量的范围为8,000sccm至10,000sccm。典型地，基于氮的等离子体50的RF功率的范围为1,000W至3,000W。更典型地，基于氮的等离子体50的RF功率的范围为1,500W至2,500W。甚至更典型地，基于氮的等离子体50的RF功率的范围为500W至5000W。
在一个实施例中，在施加基于的氮等离子体50期间的温度范围为约室温至300℃。在另一实施例中，在施加基于氮的等离子体50期间的温度范围为约25℃至350℃。在又一实施例中，在施加基于氮的等离子体50期间的温度范围为100℃至300℃。
现参图6，在施加含氮等离子体50之后，在第一导电类型区域10与第二导电类型区域15中的含氮层26上沉积第二金属栅极导体65。第二金属栅极导体65系通过物理气相沉积(PVD)沉积而成，例如溅射或镀敷。在一个实例中，第二金属栅极导体65包括TaN、W、WN、Ti、TiN或其组合。在另一实例中，第二金属栅极导体65具有的厚度范围为1nm至50nm。
参照图7，在形成第二金属栅极导体65之后，第一导电类型区域10与第二导电类型区域15被处理以提供半导体器件。氮化的栅极电介质20、26(也称为栅极电介质20的包括含氮层26且位于第一导电类型区域10中的部分)为n型场效晶体管(FET)提供栅极结构的栅极电介质。举例而言，场效晶体管(FET)被形成为含有栅极结构，该栅极结构包括位于氮化的栅极电介质20顶上的第一金属栅极导体60。nFET被形成为包括由氮化钛(TiN)构成的第一金属栅极导体60以及由高k电介质材料(如氧化铪(HfO2))构成的氮化栅极电介质20、26，其中在第一金属栅极导体60与氮化的栅极导体26、60之间的界面处具有氧化铝(Al2O3)层。在一个实例中，nFET包括由氮化钨(WN)构成的金属栅极导体和由HfO2构成的高k电介质材料20。pFET被形成为包括由氮化钛(TiN)构成的经氮化第一金属栅极导体26、60(也称为第一金属栅极导体60的包括含氮层26且位于第二导电类型区域15中的剩余部分)以及由氧化铪(HfO2)构成的栅极电介质20，其中在经氮化的第一金属栅极导体26、60与栅极电介质20之间的界面处具有氧化钽(TaO)层。
在一个实施例中，包括有第二金属栅极导体65、含氮层26、第一金属栅极导体60和高k电介质材料20的层状叠层被构图和蚀刻，以在衬底5的第一导电类型区域10中提供第一栅极结构70，并在衬底5的第二导电类型区域15中提供第二栅极结构80。第一栅极结构70包括氮化的栅极电介质20、26以及第二金属栅极导体65，而第二栅极结构80包括高k电介质材料20、氮化的栅极导体26、60以及第二金属栅极导体65。
更具体而言，在一个实施例中，形成栅极叠层70、80包括在图6所示的整体结构上沉积光致抗蚀剂层(未示)。接着选择性构图及显影光致抗蚀剂层，以提供光致抗蚀剂掩模(蚀刻掩模)(未示)来保护第二金属栅极导体65/第一金属栅极导体60/高k电介质材料20的层状叠层中对应后续形成的栅极叠层70、80的部分。接着蚀刻金属栅极导体60/高k电介质材料20的层状叠层的暴露区域，同时保护在光致抗蚀剂掩模下方的区域以提供对应FET器件的栅极叠层70、80。在形成栅极叠层之后，通过剥离处理(例如氧灰化)来去除光致抗蚀剂掩模。
接着在随后的步骤中，在衬底5的第一导电类型区域10与第二导电类型区域15中形成扩展源极与漏极区域85。接着邻接第一栅极结构70与第二栅极结构80形成源极与漏极偏移间隔物90，并在衬底5的第一导电类型区域10与第二导电类型区域15中形成深源极与漏极区域95，如图7所示。
在一个实施例中，上述方法提供了图7所示的半导体器件。半导体器件包括衬底5，其具有p型器件区域(第一导电性区域10)与n型器件区域(第二导电性区域15)，其中至少一个nFET位于n型器件区域中，且至少一个pFET位于p型器件区域中。在一个实施例中，该至少一个nFET中的每一个包括栅极结构(栅极叠层70)，该栅极结构包括在衬底5上的具有氮化的上表面(含氮层26)的含Hf栅极电介质(高k栅极电介质20)以及直接位于含Hf栅极电介质的该氮化的上表面上的栅极导体(第二金属栅极导体65)。在一个实施例中，该至少一个pFET中的每一个包括栅极结构(栅极叠层80)，该栅极结构包括在衬底5上的具有基本上不含氮化物的上表面的含Hf栅极电介质(高k栅极电介质20)以及直接位于具有基本上不含氮化物的上表面的含Hf栅极电介质上的栅极导体(第一金属栅极导体60)，其中在该至少一个pFET的栅极结构中的栅极导体的上表面为氮化的上表面(含氮层26)。基本上不含氮化物是指氮化物含量低于10.0％，典型地低于5.0％，且更典型地低于1.0％，且在一些实施例中氮化物的含量为0.0％。在一个实施例中，该至少一个pFET的栅极结构还包括在具有氮化的上表面的栅极导体的上表面上的另一个栅极导体(第二金属栅极导体65)。
本发明已特定说明了其优选实施例，本领域技术人士应了解可对前述内容进行形式上或细部上的调整与改变，其皆不脱于本发明的精神与范畴。因此，本发明不应限于上述形式与细节，其系落于如附申请专利范围的范畴。
工业适用性
本发明可应用于微电子器件。还可以应用于制造诸如MOSFET的微电子器件的方法。

Claims (20)

1.一种形成半导体器件的方法，包括：
在衬底的第一导电类型区域(10)和第二导电类型区域(15)顶上形成栅极叠层(55)，所述栅极叠层包括栅极电介质(20)和第一金属栅极导体(60)；
去除所述第一金属栅极导体的在所述第一导电类型区域中的部分以暴露所述第一导电类型区域中的所述栅极电介质(20)，其中所述第一金属栅极导体(65)的剩余部分存在于所述第二导电类型区域中；
氮化(50)在所述第一导电类型区域中的所述栅极电介质和在所述第二导电类型区域中的所述第一金属栅极导体；以及
形成第二金属栅极导体，所述第二金属栅极导体至少覆盖位于所述第一导电类型区域中的所述栅极电介质。
2.根据权利要求1的方法，其中处理所述第一导电类型区域以提供至少一个nFET器件，且处理所述第二导电类型区域以提供至少一个pFET器件。
3.根据权利要求1的方法，其中所述栅极电介质由高K栅极电介质构成。
4.根据权利要求1的方法，其中去除所述第一金属栅极导体的在所述第一导电类型区域中的部分以暴露所述第一导电类型区域中的所述栅极电介质包括：
形成蚀刻掩模以覆盖所述第二导电类型区域，其中所述第一导电类型区域被暴露；
去除所述第一金属栅极导体的在所述第一导电类型区域中的部分以暴露所述第一导电类型区域中的所述栅极电介质；以及
去除所述蚀刻掩模。
5.根据权利要求1的方法，其中所述氮化包括施加基于氮的等离子体。
6.根据权利要求5的方法，其中施加所述基于氮的等离子体还包括N2/H2等离子体，所述N2/H2等离子体包括由O2与Si所组成的自由基。
7.根据权利要求5的方法，其中所述基于氮的等离子体氮化所述第一导电类型区域中的所述栅极电介质，并氮化所述第二导电类型区域中的所述第一金属栅极导体，其中所述栅极电介质中的氮含量的范围为0％至50％，且在所述第一金属栅极导体中的氮含量的范围为0％至60％。
8.根据权利要求1的方法，还包括：在所述基于氮的等离子体之后的具有1050℃或更低的温度的退火处理。
9.一种形成半导体器件的方法，包括：
在衬底的第一导电类型区域和第二导电类型区域上形成栅极叠层，所述栅极叠层包括栅极电介质和第一金属栅极导体；
形成蚀刻掩模以覆盖所述第二导电类型区域，其中所述第一导电类型区域被暴露；
去除所述第一金属栅极导体的在所述第一导电类型区域中的部分，以暴露所述第一导电类型区域中的所述栅极电介质；
去除所述蚀刻掩模；
向所述第一导电类型区域中的所述栅极电介质和所述第二导电类型区域中的所述第一金属栅极导体施加基于氮的等离子体；以及
形成第二金属栅极导体，所述第二金属栅极导体至少覆盖位于所述第一导电类型区域中的所述栅极电介质。
10.根据权利要求9的方法，其中所述第一金属栅极导体包含W、Ni、Ti、Mo、Ta、Cu、Pt、Ag、Au、Ru、Ir、Rh以及Re中的至少一种。
11.根据权利要求9的方法，其中所述栅极电介质包括HfO2、铪硅酸盐、铪硅氧氮化物、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3或其混合物。
12.根据权利要求9的方法，其中所述蚀刻掩模由光致抗蚀剂材料构成。
13.根据权利要求9的方法，其中向所述衬底施加所述基于氮的等离子体包括N2/H2等离子体。
14.根据权利要求9的方法，其中向所述衬底施加所述基于氮的等离子体还包括由O2与Si所组成的自由基。
15.一种形成半导体器件的方法，包括：
在衬底的n型器件区域和p型器件区域顶上形成栅极叠层，所述栅极叠层包括栅极电介质和第一金属栅极导体，；
形成蚀刻掩模以覆盖所述p型器件区域，其中所述n型器件区域被暴露；
去除所述金属栅极导体的在所述n型器件区域中的部分，以暴露所述n型器件区域中的所述栅极电介质；
去除所述蚀刻掩模；
向所述n型器件区域中的所述栅极电介质和所述p型器件区域中的所述第一金属栅极导体施加基于氮的等离子体；以及
形成第二金属栅极导体，所述第二金属栅极导体至少覆盖位于所述n型器件区域中的所述栅极电介质。
16.根据权利要求15的方法，还包括：在n型器件区域中形成具有范围为4.1eV至4.3eV的有效功函数的第一半导体器件；以及在所述p型器件区域中形成具有范围为4.9eV至5.2eV的有效功函数的第二半导体器件。
17.根据权利要求16方法，其中所述第一金属栅极导体包括高功函数金属，且所述第二金属栅极导体包含低功函数金属。
18.一种半导体器件，包括：
衬底，包括p型器件区域和n型器件区域；
至少一个nFET，位于所述n型器件区域中且包括栅极结构，所述栅极结构包括在所述衬底上的具有氮化的上表面的含Hf栅极电介质以及直接位于所述含Hf栅极电介质的所述氮化的上表面上的栅极导体；以及
至少一个pFET，位于所述p型器件区域中且包含栅极结构，所述栅极结构包括在所述衬底上的具有基本上不合氮化物的上表面的含Hf栅极电介质以及直接位于具有所述基本上不含氮化物的上表面的所述含Hf栅极电介质上的栅极导体，其中在所述至少一个pFET的所述栅极结构中的所述栅极导体的上表面为氮化的上表面。
19.根据权利要求18的半导体器件，其中所述至少一个pFET的所述栅极结构还包括：上栅极导体，其位于具有所述氮化的上表面的所述栅极导体的上表面上。
20.根据权利要求18的半导体器件，其中基本上不合氮化物指氮化物含量低于1.0％。
CN2010800101888A 2009-04-14 2010-04-14 金属高k FET的双金属与双电介质集成 Pending CN102341894A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/423,236 2009-04-14
US12/423,236 US7943457B2 (en) 2009-04-14 2009-04-14 Dual metal and dual dielectric integration for metal high-k FETs
PCT/US2010/030980 WO2010120842A1 (en) 2009-04-14 2010-04-14 Dual metal and dual dielectric integration for metal high-k fets

Publications (1)

Publication Number Publication Date
CN102341894A true CN102341894A (zh) 2012-02-01

Family

ID=42933697

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010800101888A Pending CN102341894A (zh) 2009-04-14 2010-04-14 金属高k FET的双金属与双电介质集成

Country Status (7)

Country Link
US (2) US7943457B2 (zh)
EP (1) EP2419925B1 (zh)
JP (1) JP5579828B2 (zh)
CN (1) CN102341894A (zh)
BR (1) BRPI1006585A2 (zh)
TW (1) TWI476822B (zh)
WO (1) WO2010120842A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108475639A (zh) * 2016-01-15 2018-08-31 国际商业机器公司 具有带可调功函数的栅叠层的半导体器件

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8106455B2 (en) * 2009-04-30 2012-01-31 International Business Machines Corporation Threshold voltage adjustment through gate dielectric stack modification
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US7943458B2 (en) * 2009-10-06 2011-05-17 International Business Machines Corporation Methods for obtaining gate stacks with tunable threshold voltage and scaling
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8354313B2 (en) * 2010-04-30 2013-01-15 International Business Machines Corporation Method to optimize work function in complementary metal oxide semiconductor (CMOS) structures
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
TWI566300B (zh) * 2011-03-23 2017-01-11 斯克林集團公司 熱處理方法及熱處理裝置
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US9595443B2 (en) 2011-10-20 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a semiconductor device
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US8941177B2 (en) 2012-06-27 2015-01-27 International Business Machines Corporation Semiconductor devices having different gate oxide thicknesses
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
KR20140016694A (ko) * 2012-07-31 2014-02-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US8829616B2 (en) 2012-10-25 2014-09-09 International Business Machines Corporation Method and structure for body contacted FET with reduced body resistance and source to drain contact leakage
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9219078B2 (en) * 2013-04-18 2015-12-22 International Business Machines Corporation Simplified multi-threshold voltage scheme for fully depleted SOI MOSFETs
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9093387B1 (en) * 2014-01-08 2015-07-28 International Business Machines Corporation Metallic mask patterning process for minimizing collateral etch of an underlayer
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
KR102365687B1 (ko) 2015-04-21 2022-02-21 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9837487B2 (en) 2015-11-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate stack
US9768171B2 (en) * 2015-12-16 2017-09-19 International Business Machines Corporation Method to form dual tin layers as pFET work metal stack
US10062693B2 (en) 2016-02-24 2018-08-28 International Business Machines Corporation Patterned gate dielectrics for III-V-based CMOS circuits
US10593600B2 (en) * 2016-02-24 2020-03-17 International Business Machines Corporation Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap
US10535524B1 (en) 2019-03-11 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning threshold voltage through meta stable plasma treatment

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040092073A1 (en) * 2002-11-08 2004-05-13 Cyril Cabral Deposition of hafnium oxide and/or zirconium oxide and fabrication of passivated electronic structures
US6767847B1 (en) * 2002-07-02 2004-07-27 Taiwan Semiconductor Manufacturing Company Method of forming a silicon nitride-silicon dioxide gate stack
US20060286802A1 (en) * 2005-05-11 2006-12-21 Hongyu Yu Low work function metal alloy
CN1983599A (zh) * 2005-12-16 2007-06-20 国际商业机器公司 半导体结构及其制造方法
US20090039437A1 (en) * 2007-08-10 2009-02-12 Hisashi Ogawa Semiconductor device and method for fabricating the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
JP2002198441A (ja) * 2000-11-16 2002-07-12 Hynix Semiconductor Inc 半導体素子のデュアル金属ゲート形成方法
US8026161B2 (en) * 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
US6900122B2 (en) * 2001-12-20 2005-05-31 Micron Technology, Inc. Low-temperature grown high-quality ultra-thin praseodymium gate dielectrics
US6767795B2 (en) * 2002-01-17 2004-07-27 Micron Technology, Inc. Highly reliable amorphous high-k gate dielectric ZrOXNY
US6893984B2 (en) * 2002-02-20 2005-05-17 Micron Technology Inc. Evaporated LaA1O3 films for gate dielectrics
US6693004B1 (en) * 2002-02-27 2004-02-17 Advanced Micro Devices, Inc. Interfacial barrier layer in semiconductor devices with high-K gate dielectric material
US6750066B1 (en) * 2002-04-08 2004-06-15 Advanced Micro Devices, Inc. Precision high-K intergate dielectric layer
US7160577B2 (en) * 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US7135421B2 (en) * 2002-06-05 2006-11-14 Micron Technology, Inc. Atomic layer-deposited hafnium aluminum oxide
US7192892B2 (en) * 2003-03-04 2007-03-20 Micron Technology, Inc. Atomic layer deposited dielectric layers
US7135369B2 (en) * 2003-03-31 2006-11-14 Micron Technology, Inc. Atomic layer deposited ZrAlxOy dielectric layers including Zr4AlO9
US6809394B1 (en) * 2003-08-13 2004-10-26 Texas Instruments Incorporated Dual metal-alloy nitride gate electrodes
US20050274978A1 (en) * 2004-05-27 2005-12-15 Antoniadis Dimitri A Single metal gate material CMOS using strained si-silicon germanium heterojunction layered substrate
US7091118B1 (en) * 2004-11-16 2006-08-15 Advanced Micro Devices, Inc. Replacement metal gate transistor with metal-rich silicon layer and method for making the same
US7297586B2 (en) * 2005-01-26 2007-11-20 Freescale Semiconductor, Inc. Gate dielectric and metal gate integration
US7504700B2 (en) * 2005-04-21 2009-03-17 International Business Machines Corporation Method of forming an ultra-thin [[HfSiO]] metal silicate film for high performance CMOS applications and semiconductor structure formed in said method
US20070152276A1 (en) * 2005-12-30 2007-07-05 International Business Machines Corporation High performance CMOS circuits, and methods for fabricating the same
US7833849B2 (en) * 2005-12-30 2010-11-16 International Business Machines Corporation Method of fabricating a semiconductor structure including one device region having a metal gate electrode located atop a thinned polygate electrode
US7611979B2 (en) * 2007-02-12 2009-11-03 International Business Machines Corporation Metal gates with low charge trapping and enhanced dielectric reliability characteristics for high-k gate dielectric stacks
US20080203485A1 (en) * 2007-02-28 2008-08-28 International Business Machines Corporation Strained metal gate structure for cmos devices with improved channel mobility and methods of forming the same
US7772016B2 (en) * 2007-04-04 2010-08-10 International Business Machines Corporation Method for composition control of a metal compound film
US7863124B2 (en) * 2007-05-10 2011-01-04 International Business Machines Corporation Residue free patterned layer formation method applicable to CMOS structures
JP5151303B2 (ja) * 2007-08-07 2013-02-27 ソニー株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6767847B1 (en) * 2002-07-02 2004-07-27 Taiwan Semiconductor Manufacturing Company Method of forming a silicon nitride-silicon dioxide gate stack
US20040092073A1 (en) * 2002-11-08 2004-05-13 Cyril Cabral Deposition of hafnium oxide and/or zirconium oxide and fabrication of passivated electronic structures
US20060286802A1 (en) * 2005-05-11 2006-12-21 Hongyu Yu Low work function metal alloy
CN1983599A (zh) * 2005-12-16 2007-06-20 国际商业机器公司 半导体结构及其制造方法
US20070138563A1 (en) * 2005-12-16 2007-06-21 International Business Machines Corporation Dual metal gate self-aligned integration
US20090039437A1 (en) * 2007-08-10 2009-02-12 Hisashi Ogawa Semiconductor device and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108475639A (zh) * 2016-01-15 2018-08-31 国际商业机器公司 具有带可调功函数的栅叠层的半导体器件

Also Published As

Publication number Publication date
US7943457B2 (en) 2011-05-17
US8436427B2 (en) 2013-05-07
WO2010120842A1 (en) 2010-10-21
BRPI1006585A2 (pt) 2019-04-02
EP2419925A1 (en) 2012-02-22
TW201108309A (en) 2011-03-01
US20110180880A1 (en) 2011-07-28
JP2012524413A (ja) 2012-10-11
US20100258881A1 (en) 2010-10-14
TWI476822B (zh) 2015-03-11
JP5579828B2 (ja) 2014-08-27
EP2419925B1 (en) 2020-07-08
EP2419925A4 (en) 2016-03-30

Similar Documents

Publication Publication Date Title
CN102341894A (zh) 金属高k FET的双金属与双电介质集成
KR101027107B1 (ko) 완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ
US6696333B1 (en) Method of making integrated circuit with MOSFETs having bi-layer metal gate electrodes
US7084024B2 (en) Gate electrode forming methods using conductive hard mask
US7863126B2 (en) Fabrication of a CMOS structure with a high-k dielectric layer oxidizing an aluminum layer in PFET region
US8525263B2 (en) Programmable high-k/metal gate memory device
US8759208B2 (en) Method for manufacturing contact holes in CMOS device using gate-last process
US7601577B2 (en) Work function control of metals
US10249753B2 (en) Gate cut on a vertical field effect transistor with a defined-width inorganic mask
JP2008124393A (ja) 半導体装置の製造方法
JP2009545168A (ja) ゲート誘電体上に完全シリサイド化（ｆｕｓｉ）ゲート電極を選択的に形成する方法、及びその完全シリサイド化ゲート電極を有する半導体デバイス
US20100148262A1 (en) Resistors and Methods of Manufacture Thereof
US20190259754A1 (en) Structure and method to suppress work function effect by patterning boundary proximity in replacement metal gate
US7087969B2 (en) Complementary field effect transistor and its manufacturing method
US20090096032A1 (en) Semiconductor device and manufacturing method thereof
JP2009267180A (ja) 半導体装置
EP1784857B1 (en) Cmos semiconductor device
US7585738B2 (en) Method of forming a fully silicided semiconductor device with independent gate and source/drain doping and related device
US8574980B2 (en) Method of forming fully silicided NMOS and PMOS semiconductor devices having independent polysilicon gate thicknesses, and related device
US7498271B1 (en) Nitrogen based plasma process for metal gate MOS device
US7105391B2 (en) Planar pedestal multi gate device
US9123827B2 (en) Methods for fabricating integrated circuits with fully silicided gate electrode structures
JP2006203237A (ja) 絶縁ゲート型電界効果トランジスタを含む半導体装置
JP2007266293A (ja) 半導体装置、および半導体装置の製造方法。
JPS6132543A (ja) 相補型半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20120201