KR20140016694A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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김진석
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Abstract

반도체 장치의 제조 방법에 있어서, 제1 영역 및 제2 영역을 포함하는 기판 상에 박막을 형성한다. 상기 박막 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 하부 전극막을 형성한다. 상기 제2 영역에 위치하는 상기 하부 전극막의 부분을 제거하여 상기 제2 영역에서 상기 게이트 절연막을 노출시킨다. 상기 노출된 게이트 절연막 부분 및 그 아래에 위치하는 상기 박막의 부분에 질소를 주입한다. 상기 제1 영역에 잔류하는 상기 하부 전극막 및 상기 노출된 상기 게이트 절연막 부분 상에 상부 전극막을 형성한다. 상기 상부 전극막, 상기 하부 전극막, 상기 게이트 절연막 및 상기 박막을 부분적으로 제거하여, 상기 제1 및 제2 영역들에 제1 및 제2 게이트 구조물들을 각각 형성한다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라 게이트 전극의 길이와 상기 게이트 전극 아래에 위치하는 채널의 길이가 짧아지는 추세이다. 이에 따라, 상기 게이트 전극과 채널 사이에서의 커패시턴스를 증가시키고, 트랜지스터의 동작 향상을 위하여 얇은 두께를 갖는 게이트 절연막을 채택하고 있다.
그러나, 얇은 두께의 게이트 절연막을 사용하는 경우, 특히 NMOS 트랜지스터에서는 장시간의 스트레스 인가에 의해서 절연 파괴(time dependent dielectric breakdown; TDDB)가 일어남으로써 반도체 장치의 수명이 단축되는 문제가 발생한다. 또한 PMOS 트랜지스터의 경우, 기판과 상기 게이트 절연막의 계면에서의 트랩(trap) 현상으로 인하여 채널 영역에서 전자 이동도(mobility)가 줄어들고, 그 결과 문턱 전압(threshold voltage)이 높아지는 불량이 발생한다.
본 발명의 일 목적은 신뢰성 및 수명이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 다른 일 목적은 신뢰성 및 수명이 향상된 반도체 장치의 단순화된 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 제1 영역 및 제2 영역을 포함하는 기판 상에 박막을 형성한다. 상기 박막 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 하부 전극막을 형성한다. 상기 제2 영역에 위치하는 상기 하부 전극막의 부분을 제거하여 상기 제2 영역에서 상기 게이트 절연막을 노출시킨다. 상기 노출된 게이트 절연막 부분 및 그 아래에 위치하는 상기 박막의 부분에 질소를 주입한다. 상기 제1 영역에 잔류하는 상기 하부 전극막 및 상기 노출된 상기 게이트 절연막 부분 상에 상부 전극막을 형성한다. 상기 상부 전극막, 상기 하부 전극막, 상기 게이트 절연막 및 상기 박막을 부분적으로 제거하여, 상기 제1 및 제2 영역들에 제1 및 제2 게이트 구조물들을 각각 형성한다.
예시적인 실시예들에 있어서, 상기 하부 전극막을 형성하는 단계 이후에, 상기 하부 전극막의 상기 제1 영역 상에 하드 마스크를 형성할 수 있고, 상기 상부 전극막을 형성하는 단계 이전에, 상기 마스크를 제거할 수 있다. 상기 제2 영역에 위치하는 상기 하부 전극막의 부분을 제거하는 단계는 상기 하드 마스크를 식각 마스크로 이용하여 수행될 수 있으며, 상기 질소를 주입하는 단계는 상기 하드 마스크를 질소 주입 마스크로 이용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 하드 마스크를 형성하는 단계는 상기 하부 전극막 상에 하드 마스크막을 형성하는 단계 및 상기 하드 마스크막을 사진 식각 공정을 통해 식각하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 질소를 주입하는 단계는 플라즈마 질화처리 공정 또는 급속열 질화처리 공정을 이용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 질소를 주입하는 단계는 질소 가스 또는 암모니아 가스를 포함하는 분위기에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 박막을 형성하는 단계는 상기 기판의 표면을 열산화시키는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극막을 형성하기 이전에, 상기 게이트 절연막 상에 도전막을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 영역에 위치하는 상기 하부 전극막 부분을 제거하는 단계는 상기 제2 영역에 위치하는 도전막 부분을 제거하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 영역에 위치하는 상기 하부 전극막 부분을 제거하는 단계는 상기 제2 영역에 위치하는 상기 도전막의 부분을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극막은 4.5eV 내지 5.2eV 사이의 일함수를 갖는 도전성 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트 구조물들을 형성하는 단계 이후에, 상기 제1 및 제2 게이트 구조물들의 측벽 상에 각기 제1 및 제2 스페이서들을 형성하는 단계 및 상기 제1 및 제2 게이트 구조물들을 불순물 주입 마스크로 이용하여 상기 기판의 상부에 불순물들을 주입함으로써, 상기 제1 및 제2 게이트 구조물들에 인접한 상기 기판의 상부에 각각 제1 및 제2 불순물 영역들을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 상부에 불순물들을 주입하는 단계는 상기 제1 게이트 구조물에 인접한 상기 기판의 상부에 p형 불순물들을 주입하는 단계 및 상기 제2 게이트 구조물에 인접한 상기 기판의 상부에 n형 불순물들을 주입하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 박막을 형성하는 단계 이전에, 상기 기판의 상기 제1 및 제2 영역들 상에 더미 게이트 구조물들 및 스페이서들을 형성하는 단계, 상기 더미 게이트 구조물들 및 상기 스페이서들을 불순물 주입 마스크로 이용하여 상기 기판의 상부에 불순물들을 주입하여, 상기 더미 게이트 구조물들에 인접한 상기 기판의 상부에 불순물 영역들을 형성하는 단계 및 상기 더미 게이트 구조물들을 제거하는 단계를 더 포함할 수 있다.
본 발명의 다룬 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비한다. 상기 PMOS 트랜지스터는 제1 영역 및 제2 영역을 포함하는 기판의 상기 제1 영역 상에 위치하며, 순차적으로 적층된 제1 박막 패턴, 제1 게이트 절연막 패턴, 하부 게이트 전극 및 제1 상부 게이트 전극을 포함하는 제1 게이트 구조물 및 상기 제1 게이트 구조물에 인접한 상기 기판의 상부에 형성된 제1 불순물 영역을 포함한다. 상기 NMOS 트랜지스터는 상기 기판의 상기 제2 영역 상에 위치하며, 순차적으로 적층된 제2 박막 패턴, 제2 게이트 절연막 패턴 및 제2 상부 게이트 전극을 포함하는 제2 게이트 구조물 및 상기 제2 게이트 구조물에 인접한 상기 기판의 상부에 형성된 제2 불순물 영역을 포함한다. 상기 제1 박막 패턴은 실리콘 산화물을 포함하고, 상기 제2 박막 패턴은 실리콘 산질화물을 포함한다.
예시적인 실시예들에 있어서, 상기 하부 게이트 전극은 4.5eV 내지 5.2eV 사이의 일함수를 갖는 도전성 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, PMOS트랜지스터가 배치되는 제1 영역 상에 하드 마스크를 형성한 이후에 질화처리 공정을 수행함으로써, NMOS트랜지스터가 배치되는 제2 영역에 위치하는 박막 및 게이트 절연막에 선택적으로 질소를 주입할 수 있다. 이에 따라, 상기 NMOS 트랜지스터의 박막은 낮은 등가 산화물 두께(EOT)를 가지면서도 두꺼운 물리적 두께를 가짐으로써, 신뢰성이 향상될 수 있다. 또한, 상기 PMOS 트랜지스터의 박막에는 질소가 주입되지 않음으로써 열적 불안정성(NBTI) 특성이 향상될 수 있다.
한편, 상기 하드 마스크는 상기 제2 영역에 위치하는 하부 게이트 전극막 부분을 제거하기 위한 식각 공정에서 식각 마스크로 사용될 뿐만 아니라, 상기 제2 영역에 위치하는 상기 박막 및 상기 게이트 절연막에 질소를 주입하는 공정에서 질소 주입 마스크로 사용될 수 있으므로, 공정이 단순화될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 8은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 10은 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 16은 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 질소 농도에 따른 NMOS 트랜지스터의 경시절연파괴(time dependent dielectric breakdown; TDDB)와 PMOS 트랜지스터의 열적 불안정성(negative bias temperature instability; NBTI)을 측정한 결과를 나타내는 그래프이다.
도 18 은 예시적인 실시예들에 따른 반도체 소자를 포함하는 시스템을 설명하기 위한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 예를 들어, 도 1에 도시된 반도체 소자는 CMOS 트랜지스터를 구비할 수 있다.
도 1을 참조하면, 상기 반도체 소자는 기판(100) 상에 구비된 제1 게이트 구조물(192) 및 제2 게이트 구조물(194)을 포함할 수 있다. 또한 상기 반도체 소자는 제1 및 제2 게이트 구조물들(192, 194)의 측벽 상에 각각 형성된 제1 및 제2 스페이서들(182, 184)과, 제1 및 제2 게이트 구조물들(192, 194)에 인접한 기판(100) 상부에 각각 형성된 제1 및 제2 불순물 영역들(186, 188)을 더 포함할 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 따르면, 제1 영역(I)은 PMOS 트랜지스터 영역일 수 있고, 제2 영역(II)은 NMOS 트랜지스터 영역일 수 있다. 또한, 기판(100) 상부에는 소자 분리막(110)이 배치되어 기판(100)의 활성 영역을 정의할 수 있다.
제1 게이트 구조물(192)은 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 제1 박막 패턴(122), 제1 게이트 절연막 패턴(132) 및 제1 게이트 전극 구조물을 포함할 수 있으며, 제2 게이트 구조물(194)은 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제2 박막 패턴(124), 제2 게이트 절연막 패턴(134) 및 제2 게이트 전극 구조물을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1게이트 전극 구조물은 하부 게이트 전극(152) 및 제1 상부 게이트 전극(172)을 포함할 수 있으며, 상기 제2 게이트 전극 구조물은 제2 상부 게이트 전극(174)을 포함할 수 있다.
제1 및 제2 박막 패턴들(122, 124)은 각기 기판(100)과 제1 및 제2 게이트 절연막 패턴들(132, 134) 사이에 배치되어, 계면 특성을 향상시킬 수 있다. 제1 박막 패턴(122)은 기판(100)을 구성하는 물질의 산화물을 포함할 수 있으며, 제2 박막 패턴(124)은 기판(100)을 구성하는 물질의 산질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(100)이 실리콘을 포함하는 경우, 제1 박막 패턴(122)은 실리콘 산화물(SiOx)을 포함할 수 있으며, 제2 박막 패턴(124)은 실리콘 산질화물(SiON)을 포함할 수 있다. 예를 들어, 제2 박막 패턴(124)은 막의 전체 중량을 기준으로 약 2 내지 40wt%의 질소를 포함할 수 있다. 또한, 제1 및 제2 박막 패턴들(122, 124)은 약 5 내지 약 40의 두께를 가질 수 있다.
제1 박막 패턴(122)은 실질적으로 질소를 포함하지 않을 수 있다. 이에 따라, 제1 박막 패턴(122)이 질소를 포함할 경우, 기판(100)과 제1 박막 패턴(122) 사이에 생성될 수 있는 계면 트랩(interlayer trap)이 형성되지 않거나 혹은 감소될 수 있다. 상기 계면 트랩은 특히 PMOS 트랜지스터의 신뢰도를 결정하는 열적 불안정성(negative bias temperature instability; NBTI)을 열화시킬 수 있으므로, 질소를 포함하지 않는 제1 박막 패턴(122)을 구비하는 상기 PMOS 트랜지스터는 향상된 NBTI특성을 가질 수 있다.
한편, 상기 SiON은 상기 SiOx보다 높은 유전상수를 가지므로, 상기 SiON을 포함하는 제2 박막 패턴(124)은 상기 SiOx을 포함할 때와 비교하여 보다 낮은 등가산화물 두께(equivalent oxide thickness EOT)를 가질 수 있다. 즉, 동일한 EOT에 대해서, 상기 SiON을 포함하는 제2 박막 패턴(124)은 상기 SiOx를 포함할 때와 비교하여 보다 두꺼운 물리적 두께를 가질 수 있다. 이에 따라, 제2 박막 패턴(124)은 향상된 신뢰성을 가질 수 있다.
제1 및 제2 게이트 절연막 패턴들(132, 134)은 각기 제1 및 제2 박막 패턴들(122, 124) 상에 배치될 수 있다. 제1 및 제2 게이트 절연막 패턴들(132, 134)은 하프늄 산질화물(HfON), 하프늄 실리콘 산화물(HfSi2O, HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란타늄 산화물(HfLaO), 란타늄 산화물(La2O3) 또는 이들의 혼합물과 같은 고유전율을 갖는 산화물을 포함할 수 있다. 또한, 제2 게이트 절연막 패턴(134)은 도핑된 질소를 더 포함할 수 있다. 상기 도핑된 질소는 산소빈자리(oxygen vacancy)를 치환 또는 큐어링(curing)할 수 있다. 따라서, 제2 게이트 절연막 패턴(134)은 향상된 신뢰성을 가질 수 있다.
하부 게이트 전극(152)은 제1 게이트 절연막 패턴(132) 상에 적층될 수 있다. 하부 게이트 전극(152)은 약 4.5eV 내지 약 5.2eV 사이의 일함수를 갖는 도전성 물질을 포함할 수 있다. 예시적인 일 실시예에 있어서, 하부 게이트 전극(152)은 티타늄 질화물(TiN)을 포함할 수 있다. 하부 게이트 전극(152)은 미리 정해진 일함수를 갖는 금속을 포함하므로, 상기 트랜지스터의 문턱 전압(threshold voltage) 특성을 조절할 수 있다.
도시되지는 않았으나, 하부 게이트 전극(152)과 제1 게이트 절연막 패턴(132) 사이에 도전막 패턴이 배치될 수도 있다. 상기 도전막 패턴은 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 루테늄, 플래티늄, 니켈 등을 포함할 수 있으며, 약 5Å 내지 약 20Å 사이의 비교적 얇은 두께를 가질 수 있다. 상기 도전막 패턴은 게이트 절연막(130)과 하부 게이트 전극막(150) 사이에 배치되어서 계면 특성을 향상시킬 수 있다.
제1 및 제2 상부 게이트 전극들(172, 174)은 각기 하부 게이트 전극(152) 및 제2 게이트 절연막 패턴(134) 상에 배치될 수 있으며, 알루미늄과 같은 비교적 저항이 낮은 도전성 금속을 포함할 수 있다.
예시적인 실시예들에 따르면 제1 불순물 영역(186)은 붕소, 갈륨과 같은 p형 불순물을 포함할 수 있으며, 제2 불순물 영역(188)은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 이에 따라, 기판(100)의 제1 영역(I) 상에는 제1 게이트 구조물(192) 및 제1 불순물 영역(186)을 포함하는 PMOS 트랜지스터가 정의될 수 있고, 기판(100)의 제2 영역(II) 상에는 제2 게이트 구조물(194) 및 제2 불순물 영역(188)을 포함하는 NMOS 트랜지스터가 정의될 수 있다.
제1 및 제2 스페이서들(182, 184)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 예시적인 일 실시예에서, 제1 및 제2 스페이서들(182, 184)은 실리콘 산화막 및 실리콘 질화막을 포함하는 다층 구조를 가질 수도 있다.
한편, 기판(100) 상에는 제1 및 제2 게이트 구조물들(192, 194) 및 제1 및 제2 스페이서들(182, 184)을 덮는 층간 절연막(도시되지 않음)이 더 형성될 수 있고, 상기 층간 절연막을 관통하여 제1 및 제2 불순물 영역들(186, 188)과 전기적으로 연결되는 콘택들(도시되지 않음) 및 상기 콘택들과 연결되는 배선들(도시되지 않음)이 더 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 반도체 장치는 실질적으로 질소가 포함되지 않은 제1 박막 패턴(122) 및 미리 정해진 일함수를 갖는 하부 게이트 전극(152)을 포함하는 제1 게이트 구조물(192) 및 질소가 포함된 제2 박막 패턴(124)을 포함하는 제2 게이트 구조물(194)을 포함할 수 있다. 제1 박막 패턴(122)이 실질적으로 질소를 포함하지 않으므로, 이를 포함하는 PMOS 트랜지스터의 NBTI 특성이 향상될 수 있으며, 제1 게이트 구조물(192)이 미리 정해진 일함수를 갖는 하부 게이트 전극(152)을 가지므로, 제1 게이트 구조물(192)이 포함된 상기 PMOS 트랜지스터의 문턱 전압이 조절될 수 있다. 또한, 제2 박막 패턴(124)이 질소를 포함하므로, 보다 낮은 등가산화물 두께를 가질 수 있고, 이를 포함하는 NMOS 트랜지스터의TDDB 특성이 향상될 수 있다.
도 2 내지 도 8은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100)의 상부에 소자 분리막(110)을 형성한 후, 기판(100) 및 소자 분리막(110) 상에 박막(120)을 형성할 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 사용할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I) 및 제2 영역(II)은 각기 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역에 해당할 수 있다. 한편, 기판(100)의 제1 영역(I) 또는 제2 영역(II)에서 각기 n형 또는 p형 불순물을 주입할 수 있다. 예를 들어, 기판(100)의 제1 영역(I)에 n형 불순물을 주입하여 n-웰(well) 영역(도시되지 않음)을 형성할 수 있으며, 기판(100)의 제2 영역(II)에 p형 불순물을 주입하여 p-웰(well) 영역(도시되지 않음)을 형성할 수 있다.
소자 분리막(110)은 기판(100)의 상부를 부분적으로 식각하여 제1 트렌치(도시되지 않음)를 형성하고, 상기 제1 트렌치를 매립하는 절연막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막은 MTO 산화물, HDP 산화물, CVD 산화물과 같은 실리콘 산화물을 사용하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polish: CMP) 공정 및/또는 에치 백(etch-back) 공정을 사용하여 수행될 수 있다.
소자 분리막(110)이 형성됨에 따라, 기판(100)은 소자 분리막(110)이 형성된 필드 영역과 소자 분리막(110)이 형성되지 않은 액티브 영역으로 구분될 수 있다.
이후, 박막(120)은 화학기상증착(CVD) 공정 혹은 열산화 공정을 통해서 기판(100) 및 소자 분리막(110)상에 형성될 수 있다. 이에 따라, 박막(120)은 기판(100)을 구성하는 물질의 산화물을 포함할 수 있다. 예를 들어, 기판(100)이 실리콘을 포함하는 경우, 박막(120)은 실리콘 산화물(SiOx)을 포함할 수 있다. 또한, 박막(120)은 약 5Å 내지 약 40Å 사이의 두께를 가질 수 있다.
도 3을 참조하면, 박막(120) 상에 게이트 절연막(130) 및 하부 게이트 전극막(150)을 순차적으로 형성할 수 있다.
게이트 절연막(130)은 고유전율을 갖는 금속 산화물을 사용하여 CVD 공정, PECVD 공정, HDP-CVD 공정, ALD 공정 등을 통해서 형성될 수 있다. 예를 들어, 게이트 절연막(130)은 HfON, HfSi2O, HfSiO, HfSiON, HfAlO, HfLaO, La2O3 또는 이들의 혼합물을 사용하여 형성될 수 있다. 게이트 절연막(130)의 두께는 사용되는 물질의 유전율 및 브레이크다운 성능에 의해서 결정될 수 있다.
하부 게이트 전극막(150)은 금속 또는 도전성 금속 질화물을 사용하여, CVD 공정, PECVD 공정, ALD 공정, PVD 공정, 스퍼터링 공정 등을 통해서 형성될 수 있다. 하부 게이트 전극막(150)은 약 4.5eV 내지 약 5.2eV 사이의 일함수를 갖는 물질을 사용하여 형성될 수 있다. 예시적인 일 실시예에 있어서, 하부 게이트 전극막(150)은 TiN을 포함할 수 있다.
도 4를 참조하면, 하부 게이트 전극막(150)의 제1 영역(I) 상에 하드 마스크(160)를 형성할 수 있다.
하드 마스크(160)는 하부 게이트 전극막(150) 상에 하드 마스크막을 형성하고, 상기 하드 마스크막 상에 포토레지스트(photoresist) 패턴(도시되지 않음)을 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 사진 식각 공정을 통해서 형성할 수 있다. 이후 상기 포토레지스트 패턴은 제거될 수 있다.
도 5를 참조하면, 하드 마스크(160)를 식각 마스크로 이용하여, 제2 영역(II)에 위치하는 하부 게이트 전극막(150) 부분을 제거할 수 있다. 이에 따라, 제2 영역(II)에 위치하는 게이트 절연막(130) 부분이 노출될 수 있다.
도 6을 참조하면, 노출된 게이트 절연막(130) 부분 및 그 하부에 형성된 박막(120) 부분에 질화처리 공정을 통해서 질소를 주입할 수 있다.
상기 질화처리 공정은 플라즈마 질화처리(plasma nitridation) 공정 또는 급속열 질화처리(rapid thermal nitridation) 공정을 통해서 수행될 수 있다. 이때, 하드 마스크(160)는 제1 영역(I)에 위치하는 게이트 절연막(130) 부분 및 박막(120) 부분으로 질소가 주입되는 것을 방지하므로, 제2 영역(II)에 위치하는 상기 노출된 게이트 절연막(130) 부분 및 박막(120) 부분으로만 질소가 선택적으로 주입될 수 있다. 즉, 하드 마스크(160)는 상기 질화처리 공정에서 질소 주입 마스크의 역할도 할 수 있다. 예시적인 실시예들에 있어서, 상기 선택적인 질화처리 공정을 통해서, 제2 영역(II)에 위치하는 박막(120)부분은 실리콘 산질화물(SiON)을 포함할 수 있고, 제2 영역(II)에 위치하는 게이트 절연막(130) 부분은 질소가 도핑된 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 질화처리 공정은 플라즈마 질화처리 공정을 통해서 수행될 수 있다. 상기 플라즈마 질화처리 공정은 질소(N2) 가스 및 헬륨(He) 가스를 이용하여 약500내지 약1000℃의 온도 범위를 갖는 조건 하에서 약 10 내지 약120초 동안 진행할 수 있다. 이에 따라, 제2 영역(II)에 위치하는 상기 박막(120) 부분은 막의 전체 중량을 기준으로 약 2 내지 약40wt%의 질소를 포함할 수 있다.
이후, 하드 마스크(160)는 식각 공정 또는 에싱 공정 등을 통해서 제거될 수 있다.
하드 마스크(160)가 제2 영역(II)에 위치하는 상기 하부 게이트 전극막(150) 부분을 제거하기 위한 식각 마스크로 사용될 뿐만 아니라, 제2 영역(II)에 위치하는 상기 박막(120) 부분 및 게이트 절연막(130) 부분에 질소를 주입하기 위한 공정에서 질소 주입 마스크로도 사용될 수 있으므로, 상기 반도체 소자를 형성하기 위한 공정이 단순화될 수 있다.
이후, 주입된 질소를 활성화시키기 위한 열처리 공정이 추가적으로 진행될 수 있다. 상기 열처리 공정은 RTO(rapid thermal oxidation), LPA(low pressure annealing), RTA(rapid thermal annealing), sRTA(spike RTA), fRTA(flash RTA) 등으로 통해서, 산소 분위기 하에서 약 700 내지 약 1000℃의 온도에서 약 수 밀리초(millisecond) 내지 약 30 초 동안 진행될 수 있다.
도 7을 참조하면, 하부 게이트 전극막(150) 및 게이트 절연막(130) 상에 상부 게이트 전극막(170)을 형성할 수 있다.
상부 게이트 전극막(170)은 금속 또는 도전성 금속화합물을 사용하여, CVD 공정, PECVD 공정, ALD 공정, PVD 공정, 스퍼터링 공정 등을 통해서 형성할 수 있다. 이후, 평탄화 공정을 추가적으로 수행하여, 제1 영역(I)에 위치하는 상부 게이트 전극막(170) 부분과 제2 영역(II)에 위치하는 상부 게이트 전극막(170) 부분은 실질적으로 동일한 높이의 상면들을 가질 수 있다. 예시적인 일 실시예에 있어서, 상부 게이트 전극막(170)은 알루미늄을 이용하여 형성될 수 있다.
도 8을 참조하면, 기판(100) 상에 적층된 막들을 부분적으로 제거하여 제1 및 제2 게이트 구조물들(192, 194)을 형성하고, 제1 및 제2 게이트 구조물들(192, 194)에 인접한 기판(100) 상부에 불순물을 주입하여 제1 및 제2 불순물 영역들(186, 188)을 형성하며, 제1 및 제2 게이트 구조물들(192, 194)의 측벽 상에 각기 제1 및 제2 스페이서들(182, 184)을 형성할 수 있다.
제1 게이트 구조물(192)은 제1 영역(I)에 위치하며, 순차적으로 적층된 제1 박막 패턴(122), 제1 게이트 절연막 패턴(132), 하부 게이트 전극(152) 및 제1 상부 게이트 전극(172)을 포함할 수 있으며, 제2 게이트 구조물(194)은 순차적으로 적층된 제2 박막 패턴(124), 제2 게이트 절연막 패턴(134) 및 제2 상부 게이트 전극(174)을 포함할 수 있다.
제1 및 제2 불순물 영역들(186, 188)은 각기 제1 및 제2 게이트 구조물들(192, 194)을 불순물 주입 마스크로 이용하여, 기판(100)의 상부에 각기 n형 및 p형의 불순물을 주입하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 불순물 영역(186)은 제1 게이트 구조물(192)에 인접한 기판(100) 상부에 위치하며, 붕소, 갈륨 등과 같은 p형 불순물을 포함할 수 있고, 제2 불순물 영역(188)은 제2 게이트 구조물(194)에 인접한 기판(100) 상부에 위치하며, 인, 비소 등과 같은 n형 불순물을 포함할 수 있다. 또한, 상기 p형 및 n형 불순물들을 활성화시키기 위해서 추가적으로 열처리 공정을 수행할 수 있다. 이에 따라, 제1 게이트 구조물(192) 및 제1 불순물 영역(186)은 PMOS 트랜지스터를 정의할 수 있고, 제2 게이트 구조물(194) 및 제2 불순물 영역(188)은 NMOS 트랜지스터를 정의할 수 있다.
제1 및 제2 불순물 영역들(186, 188)을 형성하기 이전 또는 이후에, 제1 및 제2 스페이서들(182, 184)을 제1 및 제2 게이트 구조물들(192, 194)의 측벽 상에 형성할 수 있다. 제1 및 제2 스페이서들(182, 184)은 기판(100) 및 소자 분리막(110) 상에 제1 및 제2 게이트 구조물들(192, 194)을 커버하는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각하여 형성될 수 있다. 상기 스페이서 막은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 CVD 공정, PECVD 공정 등을 통해 형성할 수 있다.
예시적인 실시예에서, 상기 PMOS트랜지스터가 배치되는 제1 영역(I) 상에 하드 마스크(160)를 형성한 이후에 질화처리 공정을 수행함으로써, 상기 NMOS트랜지스터가 배치되는 제2 영역(II)에 위치하는 박막(120) 및 게이트 절연막(130)에만 선택적으로 질소를 주입할 수 있다. 하드 마스크(160)는 제2 영역(II)에 위치하는 하부 게이트 전극막(150) 부분을 제거하기 위한 식각 공정에서 식각 마스크로 사용될 뿐만 아니라, 제2 영역(II)에 위치하는 박막(120)부분 및 게이트 절연막(130) 부분에 질소를 주입하는 과정에서 질소 주입 마스크로 사용될 수도 있으므로, 공정이 단순화될 수 있다.
한편, 질소가 주입된 박막(120) 즉, 제2 박막 패턴(124)은 실리콘 산화물보다 높은 유전율을 갖는 실리콘 산질화물을 포함할 수 있으며, 동일한 등가산화물 두께를 유지하면서, 보다 두꺼운 물리적 두께를 가질 수 있다. 또한, 게이트 절연막(130)에 주입된 질소는 산소빈자리(oxygen vacancy)를 치환 또는 큐어링(curing)할 수 있다. 이에 따라, 질소를 포함하는 제2 박막(124) 패턴 및 제2 게이트 절연막 패턴(134)을 구비한 상기 NMOS 트랜지스터는 우수한 TDDB특성을 가질 수 있다. 한편, PMOS 트랜지스터의 제1 박막 패턴(122) 및 제1 게이트 절연막 패턴(132)은 질소를 포함하지 않으므로, NBTI특성이 열화되는 것을 방지할 수 있다.
도 9 내지 도 10은 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 소자의 제조 방법은 도 2 내지 도 8을 참조로 설명한 반도체 소자의 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 2 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 게이트 절연막(130)과 하부 게이트 전극막(150) 사이에 도전막(140)이 형성될 수 있다.
도전막(140)은 금속 또는 도전성 금속질화물을 사용하여, CVD 공정, PECVD 공정, ALD 공정, PVD 공정, 스퍼터링 공정 등을 통해서, 게이트 절연막(130) 상에 형성될 수 있다. 예를 들어, 도전막(140)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 루테늄, 플래티늄, 니켈 등을 사용하여 형성될 수 있다. 또한 도전막(140)은 약 5Å 내지 약 20Å 사이의 비교적 얇은 두께를 가질 수 있다. 도전막(140)은 게이트 절연막(130)과 하부 게이트 전극막(150) 사이에 배치되어서 계면 특성을 향상시킬 수 있다.
이후 도 9를 참조하면, 하드 마스크(160)를 식각 마스크로 이용하여, 제2 영역(II)에 위치하는 하부 게이트 전극막(150) 부분을 식각할 수 있다. 이에 따라, 제2 영역(II)에 위치하는 도전막(140) 부분이 노출될 수 있다. 제2 영역(II)에 위치하는 게이트 절연막(130) 부분은 도전막(140)에 의해서 커버될 수 있으므로, 상기 식각 과정에서 게이트 절연막(130)이 손상되는 것을 방지할 수 있다.
이와는 달리, 제2 영역(II)에 위치하는 하부 게이트 전극막(150) 부분을 식각하는 공정에서, 제2 영역(II)에 위치하는 도전막(140) 부분이 함께 식각될 수도 있다.
도 10을 참조하면, 도 6을 참조하여 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제2 영역(II)에 위치하는 게이트 절연막(130) 부분 및 박막(120) 부분에 선택적으로 질소를 주입할 수 있다.
상기 질화처리 공정은 플라즈마 질화처리(plasma nitridation) 공정 또는 급속열 질화처리(rapid thermal nitridation) 공정을 통해서 수행될 수 있다. 이때, 하드 마스크(160)는 제1 영역(I)에 위치하는 게이트 절연막(130) 부분 및 하부 게이트 전극막(150) 부분으로 질소가 주입되는 것을 방지할 수 있다. 또한, 상기 질소주입 공정에서 에너지를 조절하여, 제2 영역(II)에 위치하는 게이트 절연막(130) 부분 및 박막(120) 부분에 질소를 선택적으로 주입할 수 있다. 예시적인 실시예들에 있어서, 상기 선택적인 질화처리 공정을 통해서, 제2 영역(II)에 위치하는 박막(120) 부분은 실리콘 산질화물(SiON)을 포함할 수 있고, 제2 영역(II)에 위치하는 게이트 절연막(130) 부분은 질소가 도핑된 금속 산화물을 포함할 수 있다. 다음으로, 하드 마스크(160)는 식각 공정 또는 에싱 공정 등을 통해서 제거될 수 있다.
이후, 제2 영역(II)에 위치하는 도전막(140) 부분을 제거하고, 도 7 및 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여 상기 반도체 소자를 완성할 수 있다.
예시적인 실시예들에 있어서, PMOS트랜지스터가 배치되는 제1 영역(I) 상에 하드 마스크(160)를 형성한 이후에 질화처리 공정을 수행함으로써, NMOS트랜지스터가 배치되는 제2 영역(II)에 위치하는 박막(120)부분 및 게이트 절연막(130) 부분에 선택적으로 질소를 주입할 수 있다. 또한, 도전막(140)은 하부 게이트 전극막(150)을 식각하는 공정에서, 게이트 절연막(130)이 손상되는 것을 방지할 수 있으며, 하부 게이트 전극막(150)과 게이트 절연막(130) 사이의 계면 특성을 향상시킬 수 있다.
도 11 내지 도 16은 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 소자의 제조 방법은 도 2 내지 도 8을 참조하여 설명한 반도체 소자의 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 유사한 구성 요소에는 유사한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 11을 참조하면, 기판(200)의 상부에 소자 분리막(210)을 형성한 후, 기판(200) 상에 제1 및 제2 더미 게이트 구조물들(216, 218), 제1 및 제2 스페이서들(282, 284)과 제1 및 제2 불순물 영역들(286, 288)을 각기 형성할 수 있다.
기판(200)은 반도체 기판을 포함할 수 있으며, 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 또한, 소자 분리막(210)은 기판(200)의 상부를 부분적으로 식각하여 제1 트렌치(도시되지 않음)를 형성하고, 상기 제1 트렌치를 매립하여 형성할 수 있다.
제1 및 제2 더미 게이트 구조물들(216, 218)은 기판(200) 및 소자 분리막(210) 상에 패턴막을 형성하고, 상기 패턴막을 부분적으로 제거하여 기판(200)의 제1 영역(I) 및 제2 영역(II) 상에 각기 형성할 수 있다. 예시적인 일 실시예에 있어서, 상기 패턴막은 실리콘 산화물을 사용하여 형성할 수 있다.
제1 및 제2 스페이서들(282, 284)은 각기 제1 및 제2 더미 게이트 구조물들(216, 218)의 측벽 상에 형성될 수 있다. 구체적으로, 제1 및 제2 스페이서들(282, 284)은 기판(200) 및 소자 분리막(210) 상에 제1 및 제2 더미 게이트 구조물들(216, 218)을 커버하는 스페이서막을 형성하고, 상기 스페이서막을 이방성 식각하여 제1 및 제2 스페이서들(282, 284)을 형성함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 스페이서 막은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다. 이에 따라, 제1 및 제2 더미 게이트 구조물들(216, 218)은 제1 및 제2 스페이서들(282, 284)과 식각 선택비를 가질 수 있다.
이후, 제1 및 제2 불순물 영역들(286, 288)은 각기 제1 및 제2 더미 게이트 구조물들(216, 218) 및 제1 및 제2 스페이서들(282, 284)을 불순물 주입 마스크로 이용하여, 기판(200)의 상부에 n형 및 p형 불순물들을 주입하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 불순물 영역들(286, 288)은 각기 제1 및 제2 더미 게이트 구조물들(216, 218)에 인접한 기판(200) 상부에 위치할 수 있다. 이후, p형 및 n형 불순물들을 활성화시키기 위해서 비교적 고온에서 열처리 공정을 수행할 수 있다. 상기 열처리 공정은 게이트 절연막(230, 도 14참조)이 형성되기 전에 수행되므로, 상기 비교적 고온에 의해서 게이트 절연막(230) 등이 열화되는 것을 방지할 수 있다.
도 12를 참조하면, 더미 게이트 구조물들(216, 218) 및 스페이서들(282, 284) 사이의 공간을 채우는 제1 절연막(219)을 기판(100) 및 소자 분리막(210) 상에 형성한 후, 더미 게이트 구조물들(216, 218)을 제거할 수 있다.
구체적으로, 제1 절연막(219)을 실리콘 산화물을 사용하여 더미 게이트 구조물들(216, 218) 및 스페이서들(282, 284) 덮도록 기판(100) 및 소자 분리막(210) 상에 형성한 후, 더미 게이트 구조물들(216, 218)의 상면이 노출될 때까지 제1 절연막(219)의 상부를 평탄화할 수 있다. 예시적인 실시예에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정에 의해 수행될 수 있다.
이후, 더미 게이트 구조물들(216, 218)은 제1 및 제2 스페이서들(282, 284)과 식각 선택비를 갖는 식각 용액을 이용하는 습식 식각 공정을 통해서 제거될 수 있다.
도 13을 참조하면, 기판(200), 스페이서들(282, 284)의 측벽 및 제1 절연막(219) 상에 박막(220)을 형성할 수 있다.
박막(220)은 열산화 공정 또는 CVD공정을 통해서 기판(200), 제1 절연막(219) 및 제1 및 제2 스페이서들(282, 284)의 측벽 상에 형성될 수 있다. 예시적인 실시예에서, 기판(200)이 실리콘을 포함하는 경우, 기판(200) 상에 위치한 박막(220) 부분은 실리콘 산화물(SiOx)을 포함할 수 있으며, 약 5Å 내지 약 40Å 사이의 두께를 가질 수 있다.
도 14를 참조하면, 박막(220) 상에 게이트 절연막(230) 및 하부 게이트 전극막(250)을 순차적으로 형성하고, 하부 게이트 전극막(250)의 제1 영역(I) 상에 하드 마스크(260)를 형성할 수 있다.
게이트 절연막(230) 및 하부 게이트 전극막(250)은 도 3을 참조하여 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 통해서 형성될 수 있고, 하드 마스크(260)는 도 4를 참조하여 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 통해서 형성될 수 있다.
도 15를 참조하면, 제2 영역(II)에 위치하는 하부 게이트 전극막(250) 부분을 제거한 후, 노출된 게이트 절연막(230) 및 박막(220) 부분에 질화처리 공정을 통해 질소를 주입할 수 있다.
하부 게이트 전극막(250)은 하드 마스크(260)를 식각 마스크로 이용하는 식각 공정을 통해서 부분적으로 제거될 수 있으며, 이에 따라, 기판(200)의 제2 영역(II)에 위치하는 게이트 절연막(230)은 노출될 수 있다.
상기 질화처리 공정은 도 6을 참조하여 설명한 질화처리 공정과 실질적으로 동일하거나 유사한 공정을 통해서 수행될 수 있다. 즉, 하드 마스크(260)는 상기 질화처리 공정에서 질소 주입 마스크의 역할도 할 수 있다. 이에 따라, 상기 선택적인 질화처리 공정을 통해서, 제2 영역(II)에 위치하는 박막(220)은 실리콘 산질화물(SiON)을 포함할 수 있고, 제2 영역(II)에 위치하는 게이트 절연막(230)은 질소가 도핑된 금속 산화물을 포함할 수 있다.
이후, 하드 마스크(260)는 식각 공정 또는 에싱 공정 등을 통해서 제거될 수 있다.
도 16을 참조하면, 하부 게이트 전극막(250) 및 게이트 절연막(230) 상에 상부 게이트 전극막을 형성하고, 박막(220), 게이트 절연막(230), 하부 게이트 전극막(250) 및 상부 게이트 전극막(270)의 상부를 평탄화하여 제1 및 제2 게이트 구조물들(292, 294)을 형성할 수 있다.
상기 상부 게이트 전극막은 금속 또는 도전성 금속화합물을 사용하여, CVD 공정, PECVD 공정, ALD 공정, PVD 공정, 스퍼터링 공정 등을 통해서 형성할 수 있다. 이때, 상기 상부 게이트 전극막은 제1 스페이서들(282) 사이의 공간 및 제2 스페이서들(284) 사이의 공간들을 전체적으로 매립하도록 형성될 수 있다.
제1 및 제2 게이트 구조물들(292, 294)은 제1 절연막(219)의 상면이 노출될 때까지 박막(220), 게이트 절연막(230), 하부 게이트 전극막(250) 및 상부 게이트 전극막(270)의 상부를 평탄화하여 형성할 수 있다. 이에 따라, 제1 게이트 구조물(292)은 기판(200)의 상면 및 제1 스페이서(292)의 내측 측벽 상에 순차적으로 적층된 제1 박막 패턴(222), 제1 게이트 절연막 패턴(232), 하부 게이트 전극(252) 및 제1 상부 게이트 전극(272)을 포함할 수 있으며, 제2 게이트 구조물(294)은 기판(200)의 상면 및 제2 스페이서(294)의 내측 측벽 상에 순차적으로 적층된 제2 박막 패턴(224), 제2 게이트 절연막 패턴(234) 및 제2 상부 게이트 전극(274)을 포함할 수 있다.
이후, 제1 절연막(219)은 식각 공정을 통해서 제거될 수 있다.
따라서, 제1 게이트 구조물(292), 제1 스페이서(282) 및 제1 불순물 영역들(286)은 PMOS 트랜지스터를 정의할 수 있고, 제2 게이트 구조물(294), 제2 스페이서(284) 및 제2 불순물 영역들(288)은 NMOS 트랜지스터를 정의할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 불순물 영역들(286, 288)은 제1 및 제2 절연막 패턴들(232, 234)이 형성되기 전에 형성될 수 있으므로, 제1 및 제2 불순물 영역들(286, 288)을 형성하기 위한 비교적 고온의 열처리 공정에서 제1 및 제2 절연막 패턴들(232, 234)이 손상되는 것을 방지할 수 있다.
또한, PMOS트랜지스터가 배치되는 제1 영역(I) 상에 하드 마스크(260)를 형성한 이후에 질화처리 공정을 수행함으로써, NMOS트랜지스터가 배치되는 제2 영역(II)에 위치하는 박막(220) 및 게이트 절연막(230)에 선택적으로 질소를 주입할 수 있다. 질소가 주입된 박막(220) 즉, 제2 박막 패턴(224)은 실리콘 산화물보다 높은 유전율을 갖는 실리콘 산질화물을 포함할 수 있으며, 동일한 등가산화물 두께를 유지하면서, 보다 두꺼운 물리적 두께를 가질 수 있다. 따라서, 질소를 포함하는 제2 박막(224) 패턴 및 제2 게이트 절연막 패턴(234)을 구비한 상기 NMOS 트랜지스터는 우수한 TDDB특성을 가질 수 있다. 한편, PMOS 트랜지스터의 제1 박막 패턴(222) 및 제1 게이트 절연막 패턴(232)은 질소를 포함하지 않으므로, NBTI특성이 열화되는 것을 방지할 수 있다.
도 17은 박막의 질소 농도에 따른 NMOS 트랜지스터의 TDDB와 PMOS 트랜지스터의 NBTI를 측정한 결과를 나타내는 그래프이다.
상기 그래프에서, X축은 박막 패턴(기판과 게이트 절연막 패턴 사이에 위치함)의 질소 농도를 나타내고, Y축은 NMOS 트랜지스터의TDDB 특성을 측정한 결과와 PMOS 트랜지스터의 NBTI 특성을 측정한 결과를 전압으로 나타낸다. TDDB 특성은 시간이 경과하면서 게이트 절연막이 열화되어 파괴되는 성질을 나타내는 것으로, 특히 게이트 절연막의 파괴에 의한 수명단축이 문제되는 NMOS 트랜지스터에서 중요한 의미를 가진다. 한편, NBTI 특성은 온도 및 음 바이어스가 가해질 때, 누설 전류(gate-induced drain leakage; GIDL)의 열화 성질을 나타내는 것으로, 주로 음 바이어스에서 신뢰성에 문제가 발생하는 PMOS 트랜지스터에서 중요한 의미를 가진다.
상기 TDDB특성은 동일한 등가산화물 두께(EOT: equivalent oxide thickness)를 갖는 게이트 절연막을 구비한 NMOS 트랜지스터에 시간에 따라서 일정하게 증가하는 전압을 가하면서, 절연파괴(break down)가 일어나는 전압값을 측정하였고, 상기 NBTI 특성은 약 125℃의 온도에서, 전압을 변화시키면서, GIDL 값이 미리 정해진 기준값을 초과할 때의 전압값을 측정하였다.
도 17에서 도시된 바와 같이, 상기 박막 패턴의 질소 농도가 증가하면, 상기 NMOS 트랜지스터의 TDDB 특성을 나타내는 전압값은 증가하고, 상기 PMOS 트랜지스터의 NBTI 특성을 나타내는 전압값은 감소하였다. 즉, 상기 NMOS 트랜지스터에서는 박막의 질소 농도가 높을수록 우수한 신뢰성을 나타내었고, 상기 PMOS 트랜지스터에서는 박막의 질소 농도가 낮을수록 우수한 신뢰성을 나타내었다.
상기 PMOS 트랜지스터에서, 상기 박막의 질소 농도가 증가하면 상기 질소에 의해서 상기 박막과 상기 기판 사이에 계면 트랩(interlayer trap)이 형성되어 NBTI 특성을 향상시키는 것으로 판단된다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템(300)을 설명하기 위한 블록도이다.
도 18을 참조하면, 시스템(300)은 메모리(310), 메모리(310)의 동작을 제어하는 메모리 콘트롤러(320), 정보를 출력하는 표시부재(330), 정보를 입력받는 인터페이스(340) 및 이들을 제어하기 위한 메인 프로세서(350)를 포함한다. 메모리(310)는 본 발명의 실시예들에 따른 반도체 장치일 수 있다. 메모리(310)는 메인 프로세서(350)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 시스템(300)은 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 따르면, PMOS트랜지스터가 배치되는 제1 영역 상에 하드 마스크를 형성한 이후에 질화처리 공정을 수행함으로써, NMOS트랜지스터가 배치되는 제2 영역에 위치하는 박막 부분 및 게이트 절연막 부분에 선택적으로 질소를 주입할 수 있다. 이에 따라, 상기 NMOS 트랜지스터의 박막은 낮은 등가 산화물 두께(EOT)를 가지면서도 두꺼운 물리적 두께를 가짐으로써, 신뢰성이 향상될 수 있다. 또한, 상기 PMOS 트랜지스터의 박막에는 질소가 주입되지 않음으로써 열적 불안정성(NBTI) 특성이 향상될 수 있다.
한편, 상기 하드 마스크는 상기 제2 영역에 위치하는 하부 게이트 전극막 부분을 제거하기 위한 식각 공정에서 식각 마스크로 사용될 뿐만 아니라, 상기 제2 영역에 위치하는 상기 박막 및 상기 게이트 절연막에 질소를 주입하는 공정에서 질소 주입 마스크로 사용될 수 있으므로, 공정이 단순화될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 기판 110, 210: 소자 분리막
120, 220: 박막 122, 222: 제1 박막 패턴
124, 224: 제2 박막 패턴 130, 230: 게이트 절연막
132, 232: 제1 게이트 절연막 패턴
134, 234: 제2 게이트 절연막 패턴
140: 도전막 150, 250: 하부 게이트 전극막
152, 252: 하부 게이트 전극 160: 마스크
170: 상부 게이트 전극막 172, 272: 상부 게이트 전극
174, 274: 게이트 전극 182, 282: 제1 스페이서
184, 284: 제2 스페이서 186, 286: 제1 불순물 영역들
188, 288: 제2 불순물 영역들 192, 292: 제1 게이트 구조물
194, 294: 제2 게이트 구조물 216: 제1 더미 게이트 구조물
218: 제2 더미 게이트 구조물 219: 제1 절연막

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판 상에 박막을 형성하는 단계;
    상기 박막 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 하부 전극막을 형성하는 단계;
    상기 제2 영역에 위치하는 상기 하부 전극막의 부분을 제거하여 상기 제2 영역에서 상기 게이트 절연막을 노출시키는 단계;
    상기 노출된 게이트 절연막 부분 및 그 아래에 위치하는 상기 박막의 부분에 질소를 주입하는 단계;
    상기 제1 영역에 잔류하는 상기 하부 전극막 및 상기 노출된 상기 게이트 절연막 부분 상에 상부 전극막을 형성하는 단계; 및
    상기 상부 전극막, 상기 하부 전극막, 상기 게이트 절연막 및 상기 박막을 부분적으로 제거하여, 상기 제1 및 제2 영역들에 제1 및 제2 게이트 구조물들을 각각 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 하부 전극막을 형성하는 단계 이후에, 상기 하부 전극막의 상기 제1 영역 상에 하드 마스크를 형성하는 단계를 더 포함하고,
    상기 상부 전극막을 형성하는 단계 이전에, 상기 마스크를 제거하는 단계를 더 포함하며,
    상기 제2 영역에 위치하는 상기 하부 전극막의 부분을 제거하는 단계는 상기 하드 마스크를 식각 마스크로 이용하여 수행되며,
    상기 질소를 주입하는 단계는 상기 하드 마스크를 질소 주입 마스크로 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 질소를 주입하는 단계는 플라즈마 질화처리 공정 또는 급속열 질화처리 공정을 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 하부 전극막을 형성하기 이전에, 상기 게이트 절연막 상에 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4 항에 있어서, 상기 제2 영역에 위치하는 상기 하부 전극막 부분을 제거하는 단계는 상기 제2 영역에 위치하는 도전막 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4 항에 있어서, 상기 제2 영역에 위치하는 상기 하부 전극막 부분을 제거하는 단계는 상기 제2 영역에 위치하는 상기 도전막의 부분을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서, 상기 하부 전극막은 4.5eV 내지 5.2eV 사이의 일함수를 갖는 도전성 물질을 포함하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서, 상기 제1 및 제2 게이트 구조물들을 형성하는 단계 이후에,
    상기 제1 및 제2 게이트 구조물들의 측벽 상에 각기 제1 및 제2 스페이서들을 형성하는 단계; 및
    상기 제1 및 제2 게이트 구조물들을 불순물 주입 마스크로 이용하여 상기 기판의 상부에 불순물들을 주입함으로써, 상기 제1 및 제2 게이트 구조물들에 인접한 상기 기판의 상부에 각각 제1 및 제2 불순물 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서, 상기 박막을 형성하는 단계 이전에,
    상기 기판의 상기 제1 및 제2 영역들 상에 더미 게이트 구조물들 및 스페이서들을 형성하는 단계;
    상기 더미 게이트 구조물들 및 상기 스페이서들을 불순물 주입 마스크로 이용하여 상기 기판의 상부에 불순물들을 주입하여, 상기 더미 게이트 구조물들에 인접한 상기 기판의 상부에 불순물 영역들을 형성하는 단계; 및
    상기 더미 게이트 구조물들을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  10. 제1 영역 및 제2 영역을 포함하는 기판의 상기 제1 영역 상에 위치하며, 순차적으로 적층된 제1 박막 패턴, 제1 게이트 절연막 패턴, 하부 게이트 전극 및 제1 상부 게이트 전극을 포함하는 제1 게이트 구조물; 및
    상기 제1 게이트 구조물에 인접한 상기 기판의 상부에 형성된 제1 불순물 영역을 포함하는 PMOS 트랜지스터; 및
    상기 기판의 상기 제2 영역 상에 위치하며, 순차적으로 적층된 제2 박막 패턴, 제2 게이트 절연막 패턴 및 제2 상부 게이트 전극을 포함하는 제2 게이트 구조물; 및
    상기 제2 게이트 구조물에 인접한 상기 기판의 상부에 형성된 제2 불순물 영역을 포함하는 NMOS 트랜지스터를 구비하며,
    상기 제1 박막 패턴은 실리콘 산화물을 포함하고, 상기 제2 박막 패턴은 실리콘 산질화물을 포함하는 것을 특징으로 하는 반도체 소자.
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