KR20120055577A - 서로 다른 두께의 게이트 유전체들을 포함하는 고유전율 게이트 스택에 있어서 일함수 조정 - Google Patents

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Abstract

정교한 제조 기법들에 있어서, 서로 다른 두께의 게이트 유전체 물질들에서 실질적으로 동일한 공간적 분포로 일함수 조정 종(254A)을 고유전율 유전체 물질(253) 내에 제공함으로써 초기 제조 단계에서 트랜지스터 소자들의 일함수와 그에 따른 역치 전압이 조정될 수 있다. 일함수 조정 종(254A)의 병합 후에, 추가적인 유전체 층을 선택적으로 형성함으로써 게이트 유전체 물질들의 최종 두께가 조정될 수 있으므로 게이트 전극 구조들(250A, 250B)의 추가 패터닝이 종래의 제조 기법들과 고도의 호환성을 가지고 이루어질 수 있다. 결과적으로, 서로 다른 두께의 게이트 유전체 물질을 갖는 트랜지스터들(260A, 260B)의 역치 전압들을 재조정하기 위한 극도로 복잡한 공정들이 방지될 수 있다.

Description

서로 다른 두께의 게이트 유전체들을 포함하는 고유전율 게이트 스택에 있어서 일함수 조정{WORK FUNCTION ADJUSTMENT IN HIGH-K GATES STACKS INCLUDING GATE DIELECTRICS OF DIFFERENT THICKNESS}
개괄적으로, 본 개시는 고유전율의 게이트 유전체를 포함하는 게이트 전극 구조들을 포함하는 첨단 트랜지스터 소자들을 포함하는 고도로 정교한 집적회로들의 제조에 관한 것이다.
CPU, 저장 디바이스, ASIC(application specific integrated circuit) 등과 같은 첨단 집적회로들은 특정된 회로 레이아웃에 따라 소정의 칩 면적 상에 많은 수의 회로 소자들을 포함한다. 매우 다양한 집적회로들에 있어서, 전계 효과 트랜지스터(field effect transistor)는 집적회로의 성능을 실질적으로 결정하는 하나의 중요한 유형의 회로 소자이다. 일반적으로, 전계 효과 트랜지스터들을 형성하기 위해 복수의 공정 기술들이 실시되며, 많은 유형의 복합 회로들의 경우 MOS 기술은 동작 속도 및/또는 전력 소비 및/또는 비용 효율성의 측면에서 우수한 특성들로 인해 가장 각광받는 접근법들 중 하나이다. 예를 들어 MOS 기술을 사용하여 복합 집적회로들을 제조하는 동안, 예컨대 N-채널 트랜지스터 및/또는 P-채널 트랜지스터와 같은 수백만 개의 트랜지스터들이 결정질 반도체 층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터를 고려하든 P-채널 트랜지스터를 고려하든지 여부에 관계없이, 전계 효과 트랜지스터는 전형적으로 이른바 PN 접합(PN junction)을 포함하며, PN 접합은 드레인 및 소오스 영역들로서 지칭되는 고도로 도핑된(highly doped) 영역들과, 채널 영역과 같이 상기 고도로 도핑된 영역들에 인접하여 배치되는 약하게 도핑되거나(slightly doped) 도핑되지 않은(undoped) 영역의 접속에 의해 형성된다. 전계 효과 트랜지스터에 있어서, 채널 영역의 전도성, 즉 전도성 채널의 구동 전류 용량은 채널 영역에 인접하여 형성되고 얇은 절연 층에 의해 채널 영역으로부터 분리되는 게이트 전극에 의해 제어된다. 게이트 전극에 적절한 제어 전압을 인가함으로써 일단 전도성 채널이 형성되면, 채널 영역의 전도성은 도펀트 농도, 전하 캐리어들의 이동도, 및 채널 폭 방향으로 채널 영역의 소정의 확장이 있는 경우 소오스 영역과 드레인 영역 사이의 거리(채널 길이라고도 지칭됨)에 따라 결정된다. 이런 연유로, 채널 길이의 스케일링 및 그와 관련된 채널 저항의 감소(이는 감소된 치수로 인해 다시 게이트 저항율의 증가를 유발함)는 집적회로들의 동작 속도 증가를 달성하기 위한 지배적인 설계 기준이 되었다.
현재, 실질적으로 무제한의 이용가능성, 실리콘 및 관련 물질들과 공정들의 특성들에 대한 높은 이해도, 및 지난 50년 동안 집대성된 경험으로 인해 대다수의 집적회로들은 실리콘을 기반으로 한다. 그러므로, 실리콘은 양산 제품들을 위해 설계되는 장래의 회로 세대들에 대해서도 선택되는 물질로 아마도 남아있을 것이다. 반도체 디바이스들을 제조하는 데 실리콘이 지배적인 역할을 하는 한가지 이유는 서로 다른 영역들을 서로 간에 신뢰성 있게 전기적으로 절연할 수 있게 해주는 실리콘/실리콘 이산화물(silicon dioxide) 계면의 우수한 특성들이었다. 실리콘/실리콘 이산화물 계면은 고온에서 안정적이며, 따라서 예를 들어 어닐링 사이클(anneal cycle) 동안 도펀트들을 활성화하고 상기 계면의 전기적 특성들을 희생시킴이 없이 결정 손상(crystal damage)을 치유하기 위해 필요한 대로 후속의 고온 공정들을 수행할 수 있게 해준다.
위에서 지적된 이유들 때문에, 전계 효과 트랜지스터들에 있어서, 실리콘 이산화물은 바람직하게는 종종 폴리실리콘이나 다른 물질들을 포함하는 게이트 전극을 실리콘 채널 영역으로부터 분리하는 기본적인 게이트 절연 층의 기저 물질(base material)로서 사용되어 왔다. 전계 효과 트랜지스터들의 디바이스 성능을 꾸준히 개선시킴에 있어서, 채널 영역의 길이는 스위칭 속도 및 구동 전류 용량을 개선하도록 지속적으로 감소되어 왔다. 트랜지스터 성능은 소정의 공급 전압에 대하여 원하는 구동 전류를 제공하기 위해 채널 영역의 표면을 충분히 높은 전하 밀도로 반전시키도록 게이트 전극에 공급되는 전압에 의해 제어되기 때문에, 일정한 정도의 용량성 결합(capacitive coupling)이 게이트 전극, 채널 영역, 및 그 사이에 배치된 실리콘 이산화물에 의해 형성되는 커패시터에 의해 제공되며, 이 용량성 결합은 유지되어야 한다. 상대적으로 낮은 공급 전압과 그에 따른 감소된 역치 전압을 갖는 공격적으로 스케일링된 트랜지스터 디바이스들은 누설 전류의 기하급수적 증가의 문제를 겪을 수도 있으며, 또한 채널 영역에 대한 게이트 전극의 향상된 용량성 결합을 필요로 할 수 있다. 따라서, 실리콘 이산화물 층의 두께는 게이트와 채널 영역 사이에 요구되는 커패시턴스를 제공하도록 그에 상응하여 감소되어야 한다. 예를 들어, 대략 80 nm의 채널 길이는 실리콘 이산화물로 만들어진 게이트 유전체가 대략 1.2 nm 만큼 얇을 것을 필요로 할 수 있다. 극도로 얇은 게이트 유전체를 가지는 고속 트랜지스터 소자들의 사용은 고속 신호 경로들로 국한될 수 있는 반면, 더 두꺼운 게이트 유전체를 갖는 트랜지스터 소자들은 저장 트랜지스터 소자 등과 같은 덜 임계적인(critical) 회로 위치들에 사용될 수 있지만, 오직 속도 임계 경로(speed critical path)들의 트랜지스터들만이 극도로 얇은 게이트 산화물을 기반으로 형성된다고 하더라도, 초박형(ultra-thin) 실리콘 이산화물 게이트 절연 층을 통한 전하 캐리어들의 직접 터널링(direct tunneling)에 의해 유발되는 상대적으로 높은 누설 전류는 1 nm 내지 2 nm 범위의 산화물 두께의 경우의 값들에 이를 수 있으며, 이는 많은 유형의 회로들에 대한 요구조건들과 호환되지 않을 수 있다.
그러므로, 극도로 얇은 실리콘 이산화물 게이트 층의 경우에 특히, 게이트 절연 층을 위한 물질로서 실리콘 이산화물을 대체하는 것이 고려되어 왔다. 대체가능한 물질들은 상당히 높은 유전율(permittivity)을 보여주어 그에 상응하게 형성된 게이트 절연 층의 물리적으로 더욱 두꺼운 두께가 극도로 얇은 실리콘 이산화물 층에 의해 얻어질 용량성 결합을 제공하는 물질들을 포함한다. 따라서, 대략 25의 k를 갖는 탄탈럼 산화물(tantalum oxide, Ta2O5), 대략 150의 k를 가지는 스트론티움 티타늄 산화물(strontium titanium oxide, SrTiO3), 하프늄 산화물(hafnium oxide, HfO2), HfSiO, 지르코니움 산화물(zirconium oxide, ZrO2) 등과 같은 고유전율 물질들로 실리콘 이산화물를 대체하는 것이 제안되었다.
잘 알려진 바와 같이, 게이트 유전체 물질의 일함수(work function)는 최종적으로 얻어지는 전계 효과 트랜지스터의 역치 전압에 상당히 영향을 줄 수 있으며, 이는 현재 폴리실리콘 물질을 적절히 도핑함으로써 이루어지고, 종래의 게이트 전극 구조에서는 실리콘 산화물 기반의 물질과 함께 사용될 수 있다. 고유전율 유전체 물질((high-k dielectric material)을 도입할 때, P-채널 트랜지스터 및 N-채널 트랜지스터에 대해 적절한 일함수와 그에 따른 역치 전압을 얻기 위해, 예를 들어 란타늄(lanthanum), 알루미늄(aluminum) 등의 형태로 적절한 금속 종(metal species)을 게이트 유전체 물질로 병합할 것을 필요로 할 수 있다. 게다가, 민감한 고율전율 유전체 물질은 처리하는 동안 보호되어야 할 수 있는 반면, 하프늄 산화물과 같은 고유전율 유전체 물질을 폴리실리콘 물질과 접촉시킬 때 페르미 준위(Fermi level)가 상당히 영향받을 수 있기 때문에 실리콘 등과 같은 확립된 물질들과의 접촉은 또한 불리한 것으로 여겨질 수도 있다. 결과적으로, 금속-함유 캡 물질(metal-containing cap material)은 전형적으로 초기 제조 단계에서 제공되면 고유전율 유전체 물질 상에 제공될 수 있다. 또한, 금속-함유 물질은 우수한 전도성을 제공할 수 있고, 또한 폴리실리콘 게이트 전극 구조에 관찰될 수 있는 어떠한 공핍 영역(depletion zone)도 방지할 수 있다. 결과적으로, 금속-함유 전극 물질과 함께 고유전율 유전체 물질을 포함하는 게이트 전극 구조를 형성하기 위해 복수의 추가적인 공정 단계들과 물질 시스템들이 확립된 CMOS 공정 기법들에 도입된다. 다른 접근법들에서, 대체 게이트 접근법(replacement gate approach)이 적용될 수 있는데, 이 접근법에서는 본질적으로 게이트 전극 구조가 플레이스홀더(placeholder) 물질 시스템으로서 제공될 수 있으며, 기본 트랜지스터 구성을 마무리한 후에 게이트 전극 구조는 가능하면 고유전율 유전체 물질과 함께 적어도 적절한 금속-함유 전극 물질에 의해 대체될 수 있으므로, 폴리실리콘과 같은 초기 게이트 물질을 제공하고 적절한 금속 종을 형성하기 위한 복잡한 공정 시퀀스를 필요로 할 수 있으며, 위에서 논의된 바와 같이 적절한 일함수 값들도 또한 해당 일함수 조정 종(work function adjusting species)을 병합함으로써 조정되어야 한다.
정교한 반도체 디바이스에 고유전율 유전체 물질을 병합함으로써 게이트 전극 구조의 성능을 향상시키는 것 이외에도, 종종 서로 다른 특성들, 예컨대 서로 다른 누설 거동(leakage behavior)을 갖는 트랜지스터 소자들이 제공되어야 하므로, 서로 다른 물질 조성 및/또는 서로 다른 두께의 게이트 유전체 물질을 필요로 한다. 일부 종래의 접근법들에서는, 초기 제조 단계에서 임의의 일함수 조정 종과 함께 고유전율 유전체 물질이 제공되며, 서로 다른 트랜지스터 타입 또는 폴리실리콘 저항 등과 같은 임의의 다른 회로 소자들을 제공하기 위해 게이트 유전체 물질의 서로 다른 두께들이 또한 서로 다른 디바이스 영역들에 제공될 수 있다. 하지만, 도 1a 내지 도 1g와 관련하여 더욱 상세히 서술되는 바와 같이, 서로 다른 조성의 게이트 유전체들을 갖는 게이트 전극 구조를 제공하기 위한 종래의 공정 전략은 상당한 역치 전압 편차를 일으킬 수 있다.
도 1a는 기판(101)과 기판(101) 위에 형성되는 반도체 층(102)을 포함하는 반도체 디바이스(100)의 단면도를 개략적으로 예시한 것이다. 위에서 설명된 바와 같이, 반도체 층(102)은 전형적으로 실리콘 물질의 형태로 제공된다. 게다가, 제1 반도체 영역 또는 활성 영역(active region)(102A)과 제2 반도체 영역 또는 활성 영역(102B)이 반도체 층(102)에 제공된다. 활성 영역들(102A, 102B)은 고유전율 유전체 물질을 포함하는 게이트 전극 구조를 기반으로 트랜지스터 소자들이 그 안과 위에 형성될 반도체 영역들로서 이해되어야 한다. 도시된 예에서, 감소된 게이트 유전체 두께를 갖는 게이트 전극 구조가 반도체 영역(102A) 상에 형성될 것인 반면, 증가된 두께의 게이트 유전체 물질을 갖는 게이트 전극 구조가 반도체 영역(102B) 상에 형성될 것이다. 뿐만 아니라, 도시된 제조 단계에서, 게이트 유전체 물질(151)은 활성 영역(102B) 상에 선택적으로 형성되고, 디바이스 요구조건이나 또는 반도체 영역(102B)의 안과 위에 형성될 임의의 트랜지스터에 따라, 예를 들어 수 나노미터의 두께와 같은 특정 두께를 갖는 실리콘 이산화물을 포함한다.
도 1a에 예시된 바와 같이, 반도체 디바이스(100)는 측면으로 활성 영역들(102A, 102B)의 측면(lateral) 크기 및 위치를 정의하기 위해 격리 구조(미도시됨)를 형성하기 위한 공정들을 포함하여 확립된 공정 기법들을 기반으로 형성될 수 있다. 게다가, 각각의 활성 영역에 형성되는 트랜지스터의 전도성 타입에 부합하도록 기본 도펀트 농도가 영역들(102A, 102B)에 설정될 수 있다. 앞서 설명된 바와 같이, 증가된 두께의 게이트 유전체 물질을 갖는 트랜지스터에 비해 감소된 두께의 게이트 유전체 물질을 갖는 트랜지스터 소자들 사이에 상당한 역치 전압 변동성이 존재할 수 있기 때문에, 일부 경우들에서 원하는 역치 전압을 얻기 위해 활성 영역(102B)에 웰 도펀트 프로파일(well dopant profile)을 적절히 제공함으로써 그에 대한 대응책이 적용될 수 있다. 예를 들어, 일정한 정도의 카운터 도핑(counter-doping)이 활성 영역(102B)으로 도입될 수 있지만, 이는 반면에 아직 형성되어야 할 해당 트랜지스터의 채널 영역에서 전반적인 전하 캐리어 이동도를 감소시킬 수 있다. 다음으로, 원하는 두께 및 물질 조성을 가지는 실리콘 산화물 기반의 물질을 얻기 위해, 예를 들어 확립된 증착 기법들에 의해 유전체 층(151)이 형성될 수 있다. 그 후에, 레지스트 마스크 등과 같은 에칭 마스크(103)가 리소그래피 기법들을 기반으로 활성 영역(102A) 위의 층(151) 부분은 노출시키고 활성 영역(102B) 위의 물질(151)은 덮도록 제공될 수 있다. 그 후에, 영역(102A)에서 아래에 놓이는 실리콘 물질에 대해 선택적으로 층(151)의 노출된 부분을 제거하기 위해, 예를 들어 습식 화학적 에칭 레시피(wet chemical etch recipe), 플라즈마 보조 에칭 레시피(plasma assisted etch recipe) 등을 기반으로 적절한 에칭 공정(104)이 수행될 수 있다.
도 1b는 더 진행된 제조 단계에서 반도체 디바이스(100)를 개략적으로 예시한 것이며, 이 단계에서는 에칭 마스크(103)가 제거되고, 오염물들을 제거하고 또한 반도체 영역(102A) 상에 얇은 유전체 기저 층(dielectric base layer)(152)을 재성장시키기 위해 디바이스(100)가 세정 분위기(cleaning ambient)(105)에 노출된다. 이런 목적으로, 잘 제어가능한 성장 공정을 기반으로 실리콘 이산화물 물질을 얻기 위해 복수의 확립된 공정 기법들이 이용가능하다.
도 1c는 증착 분위기(106)에 노출될 때의 반도체 디바이스(100)를 개략적으로 예시한 것이며, 증착 분위기(106)에서 하프늄 산화물과 같은 고유전율 유전체 물질이 활성 영역들(102A, 102B) 위에 증착되어 고유전율 유전체 층(153)을 형성한다. 따라서, 층들(152, 153)은 함께 반도체 영역(102A)의 안과 위에 형성될 트랜지스터의 게이트 유전체 물질을 나타낼 수 있으며, 따라서 고성능 트랜지스터에 요구되는 특성들을 제공할 수 있는 반면, 층(153)은 "두꺼운(thick)" 실리콘 이산화물 물질(151)과 함께 감소된 누설 전류 등에 대한 우수한 성능이 요구되는 트랜지스터 및 다른 회로 소자를 위한 유전체 물질을 나타낸다. 증착 공정(106)은 예를 들어 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD) 등에 의해 임의의 적절한 증착 레시피를 기반으로 수행될 수 있다는 것을 인지하여야 한다. 예를 들어, 고유전율 유전체 층(153)의 두께는 용량성 결합, 누설 전류 등을 고려하여 전반적인 요구조건들에 따라 1 나노미터 내지 수 나노미터의 범위에 있을 수 있다.
도 1d는 더 진행된 제조 단계에서 디바이스(100)를 개략적으로 예시한 것이다. 도시된 바와 같이, 티타늄 질화물 물질(107)이 고유전율 유전체 물질(153) 상에 형성되어 디바이스(100)를 추후 처리하는 동안 민감한 물질(153)을 신뢰성 있게 에워싸는 것을 제공한다. 티타늄 질화물은 에칭 정지 물질로서 역할하는 민감한 고유전율 물질을 국한시키고, 예를 들어 도핑된 폴리실리콘 물질과 비교하여 우수한 전도성을 제공한다는 점 등에서 정교한 고유전율 금속 게이트 전극 구조들과 함께 사용가능한 물질로서 입증되었다. 전형적으로, 티타늄 질화물 층(107)은 임의의 적절한 증착 기법에 의해 대략 1 나노미터 내지 수 나노미터의 두께로 증착될 수 있다. 게다가, 금속 층(154)과 같은 추가 물질 층이 수 옹스트롬(Angstrom)의 두께로 티타늄 질화물 층(107) 상에 형성될 수 있고, 추가 물질은 활성 영역들(102A, 102B)에 형성될 트랜지스터 소자들의 일함수와 그에 따른 역치를 조정하기 위해 적절한 금속 종을 포함할 수 있다. 앞서 설명된 바와 같이, 층(154)은 각 트랜지스터 타입에 대해 적절한 일함수를 조정하기 위해 P-채널 트랜지스터 및 N-채널 트랜지스터와 같은 서로 다른 전도성 타입의 트랜지스터들에 대해 서로 다른 물질 특성들을 구비할 수 있다. 편의상, 활성 영역들(102A, 102B)의 물질(154)은 N-채널 트랜지스터 또는 P-채널 트랜지스터와 같은 하나의 트랜지스터 타입에 대해서 제공될 수 있으며, 따라서 N-채널 트랜지스터에 대해서는 란타늄 또는 P-채널 트랜지스터에 대해서는 알루미늄 등과 같이 임의의 적절한 종을 포함할 수 있다. 원하는 역치 전압을 조정하기에 물질(154)이 부적절할 수 있는 다른 디바이스 영역들에서는, 이들 물질들의 모든 부분들이 임의의 적절한 리소그래피 및 에칭 기법에 의해 선택적으로 제거될 수 있으며, 그 뒤에 필요하다면 추가 물질이 가능하면 추가적인 티타늄 질화물 층과 함께 증착될 수 있다.
다음으로, 층(154)의 종이 티타늄 질화물 물질(107)을 통해 고유전율 유전체 물질(153)로 확산하는 것을 개시하여 반도체 영역(102A) 위의 물질들(152, 153) 사이에 형성되는 계면(153S)과 반도체 영역(102B) 위의 물질들(151, 153)에 의해 형성되는 계면(153S)에서 최종적으로 일함수 조정 종을 형성하기 위해 반도체 디바이스(100)는 대략 700℃ 내지 900℃의 온도에서 어닐링(anneal)될 수 있다. 필요하다면, 공정(108)은 계면(153S)에서 금속 종을 안정화하기 위한 임의의 추가 어닐링 단계를 포함할 수 있으며, 이는 적절하다고 여겨진다면 질소(nitrogen) 등과 같은 추가 종의 병합을 포함할 수 있다. 그 후에, 층(154)의 임의의 잔여물이 제거되고, 앞서 처리된 티타늄 질화물 물질(107)은 제거되지 않을 경우 복합 게이트 패터닝 공정 동안 패턴 관련 불규칙성을 일으킬 수 있기 때문에, 디바이스(100)를 후속으로 처리하는 동안 예를 들어 게이트 층 스택을 패터닝하는 측면에서 우수한 상태를 제공하기 위해 티타늄 질화물 물질(107)도 또한 제거될 수 있다.
도 1e는 노출된 고유전율 유전체 물질(153)을 갖는 반도체 디바이스(100)를 개략적으로 예시한 것이며, 후속 처리시 활성 영역들(102A, 102B)의 안과 위에 형성될 트랜지스터들에 대해 원하는 일함수를 얻기 위해 고유전율 유전체 물질(153)은 이제 고정 전하들(fixed charges)(153A, 153B)을 앞서 확산된 금속 종의 형태로 포함할 수 있다. 앞서 설명된 바와 같이, 영역(102A) 위의 층들(152, 153)과 영역(102B) 위의 층들(151, 153)을 기반으로 트랜지스터 소자들을 형성할 때, 역치 전압에 있어서 상당한 차이가 관찰될 수 있으며, 이 변동성의 원인은 아직 이해된 바 없다. 실리콘 물질에 대하여 고정 전하들(153B)에 비해 고정 전하들(153A)의 서로 다른 위치들은 결과적인 역치 전압에 크게 영향을 줄 수 있으며, 이로 인해 역치 전압의 차이를 재조정하기 위해 상당한 수정이 필요할 수 있다고 생각되지만, 이러한 설명으로 본 출원을 제한하고자 하는 의도는 없다.
도 1f는 물질(153)을 국한시키고 그 안에 포함된 일함수 조정 종을 안정화하기 위해 고유전율 유전체 층(153) 상에 형성되는 추가 티타늄 질화물 층(155)을 갖는 반도체 디바이스(100)를 개략적으로 예시한 것이다. 이런 목적으로, 앞서 논의된 바와 같이, 임의의 적절한 증착 기법이 적용될 수 있다. 도 1f에 도시된 물질 시스템에 의거하여, 디바이스(100)의 추가 처리를 위해 요구될 수 있는 바와 같이, 가능하면 추가적인 캡 물질 등과 함께 실리콘 물질을 증착하는 추가 처리가 계속될 수 있다. 예를 들어, 실리콘 질화물 등의 형태의 캡 물질들 이외에도 비정질 탄소(amorphous carbon) 등의 형태의 임의의 하드 마스크 물질들이 확립된 공정 기법들을 기반으로 증착될 수 있다. 그 후에, 적절한 하드 마스크를 형성하기 위한 정교한 리소그래피 기법들을 적용하고 그 뒤에 각각 티타늄 질화물 물질(155), 고유전율 물질(153), 및 유전체 물질들(152, 151)을 통해, 실리콘 물질을 통한 에칭을 위한 이방성 에칭(anisotropic etch) 기법들을 적용함으로써 결과적인 물질 스택이 패터닝된다.
도 1g는 더 진행된 제조 단계에서 반도체 디바이스(100)를 개략적으로 예시한 것이다. 예시된 바와 같이, 게이트 전극 구조(150A)가 활성 영역(102A) 위에 형성되고, 폴리실리콘 물질(156)과 함께 층들(152, 153, 155)을 포함한다. 게다가, 측벽 스페이서 구조(sidewall spacer structure)(157)가 물질들(152, 153, 155, 156)의 측벽들에 형성된다. 유사하게, 게이트 전극 구조(150B)가 활성 영역(102B) 상에 형성되고, 폴리실리콘 물질(156)과 층들(155, 153)을 포함하며, 실리콘 이산화물 물질(151)은 증가된 두께의 결합된 게이트 유전체 물질을 제공할 수 있다. 뿐만 아니라, 드레인 및 소오스 영역들(161)이 활성 영역들(102A, 102B)에 형성된다. 드레인 및 소오스 영역들(161)은 이온 주입(ion implantation) 등과 같은 확립된 공정 기법들을 기반으로 형성될 수 있으며, 스페이서 구조(157)는 일부 필수 주입 단계들 동안 주입 마스크로서 사용될 수 있다. 앞서 지적된 바와 같이, 트랜지스터들(160A, 160B)은 주어진 구성의 드레인 및 소오스 영역들(161)과 채널 영역(162)에 대하여 서로 다른 역치 전압을 가질 수 있으며, 이는 트랜지스터들(160A, 160B) 중 적어도 하나의 임계 전압을 재조정하기 위한 추가적인 공정 단계들을 필요로 할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 카운터 도핑이 활성 영역(102B)으로 도입될 수 있지만, 이는 채널 영역(162)의 전하 캐리어 이동도를 악화시킬 수 있다. 다른 경우들에서, 적어도 P-채널 트랜지스터의 경우에, 기본 실리콘 물질 상에 실리콘/게르마늄 합금(silicon/germanium alloy)을 제공함으로써 얻어지는 밴드갭 옵셋(band gap offset)은 예를 들어 가능하면 활성 영역(102A)에서 수정된 웰 도핑과 함께 해당 채널 반도체 합금의 두께를 증가시킴으로써 및/또는 게르마늄 농도를 증가시킴으로써 재조정될 수 있지만, 이는 해당 반도체 물질의 에피택셜 성장(epitaxial growth) 동안 추가적인 결함들을 도입할 수 있다.
본 개시는 위에서 파악된 문제점들 중 하나 이상의 영향들을 방지하거나 적어도 감소시킬 수 있는 다양한 방법 및 디바이스들을 겨냥한 것이다.
다음은 본 발명의 일부 양상들에 대한 기본적인 이해를 제공하기 위해 본 발명의 간략화된 개요를 제공한다. 본 발명의 내용은 본 발명에 대한 완전한 개관은 아니다. 본 발명의 핵심 요소 또는 결정적인 요소를 식별하거나 본 발명의 범위를 정의하고자 의도된 것도 아니다. 그 유일한 목적은 뒤에서 논의되는 본 발명의 상세한 설명에 대한 서막으로서 일부 개념들을 간략화된 형태로 제시하려는 것이다.
본 개시는 개괄적으로 게이트 전극 구조 및 다른 회로 소자들에 대한 초기 제조 단계에서 일함수 조정 종이 정교한 게이트 유전체 물질로 병합될 수 있는 반도체 디바이스 및 제조 기법들을 제공하며, 일함수 조정 종은 감소된 두께의 게이트 유전체를 가지는 게이트 전극 구조와 증가된 두께의 게이트 유전체를 가지는 게이트 전극 구조에 있어서 실질적으로 동일한 방식으로 반도체 물질 위에 위치될 수 있다. 일함수 조정 종을 서로 다른 두께의 게이트 유전체 물질들에서 아래에 놓이는 반도체 영역으로부터 실질적으로 동일한 옵셋에 위치시킴에 있어서 우수한 균일성의 정도는 결과적인 트랜지스터 소자들의 더욱 균일한 역치 전압에 기여할 것으로 생각되지만, 이러한 설명은 본 개시를 제한하고자 하는 것은 아니다. 이를 위해, 증가된 두께의 게이트 유전체 물질을 필요로 하는 게이트 전극 구조를 위해 추가적인 유전체 물질을 병합하기 전에 임의의 유형의 게이트 전극 구조에 대해 실질적으로 동일한 조건을 기반으로 일함수 조정 종의 병합이 이루어질 수 있는 적절한 공정 시퀀스 및 물질 시스템이 제공될 수 있다. 결과적으로, 특정 웰 영역들의 카운터 도핑, 물질 두께 및/또는 추가적인 실리콘/게르마늄 합금의 게르마늄 농도의 증가 등과 같은 다른 복잡한 메커니즘들이 방지될 수 있으며, 또는 해당 메커니즘들의 영향이 상당히 감소될 수 있으므로, 트랜지스터 균일성이 우수해지고 결과적인 공정 시퀀스의 복잡도가 감소될 수 있다.
본 명세서에서 개시된 하나의 예시적인 방법은 반도체 디바이스 형성에 관한 것이다. 상기 방법은 제1 디바이스 영역과 제2 디바이스 영역 위에 물질 층 스택을 형성하는 것을 포함하며, 물질 층 스택은 유전체 기저 층, 유전체 기저 층 상에 형성되는 고유전율 유전체 물질, 및 고유전율 유전체 물질 상에 형성되는 금속-함유 물질을 포함한다. 상기 방법은 금속-함유 물질로부터 유전체 기저 층과 고유전율 유전체 물질에 의해 형성되는 계면으로 금속 종을 확산시키도록 열 처리를 수행하는 것을 더 포함한다. 게다가, 상기 방법은 열 처리를 수행한 후에 제2 디바이스 영역 위에 유전체 층을 선택적으로 형성하는 것을 포함한다. 추가적으로, 상기 방법은 제1 디바이스 영역 위에 제1 게이트 전극 구조와 제2 디바이스 영역 위에 제2 게이트 전극 구조를 형성하는 것을 포함하며, 제1 게이트 전극 구조는 제1 게이트 유전체로서 유전체 기저 층과 고유전율 유전체 물질을 포함하고, 제2 게이트 전극 구조는 제2 게이트 유전체로서 유전체 기저 층, 고유전율 유전체 물질, 및 상기 유전체 층를 포함한다.
본 명세서에서 개시되는 추가 예시적인 방법은 반도체 디바이스의 제1 반도체 영역과 제2 반도체 영역 위에 유전체 기저 층을 형성하는 것을 포함한다. 추가적으로, 상기 방법은 제1 반도체 영역과 제2 반도체 영역 위에서 유전체 기저 층 상에 고유전율 유전체 물질을 형성하는 것을 포함하며, 유전체 기저 층과 고유전율 유전체 물질은 계면을 형성한다. 게다가, 일함수 조정 종이 제1 반도체 영역과 제2 반도체 영역 위의 계면에서 형성된다. 또한, 유전체 물질이 제2 반도체 영역 위에서 고유전율 유전체 물질 상에 형성된다. 마지막으로, 상기 방법은 제1 반도체 영역 상에 제1 게이트 전극 구조와 제2 반도체 영역 상에 제2 게이트 전극 구조를 형성하는 것을 포함한다.
본 명세서에서 개시되는 하나의 예시적인 반도체 디바이스는 제1 반도체 영역 상에 형성되고, 제1 유전체 기저 층, 제1 유전체 기저 층 상에 형성되는 제1 고유전율 유전체 물질, 및 제1 고유전율 유전체 물질 상에 형성되는 금속-함유 전극 물질을 포함하는 제1 게이트 전극 구조를 포함한다. 상기 반도체 디바이스는 제2 반도체 영역 상에 형성되고, 제2 유전체 기저 층, 제2 유전체 기저 층 상에 형성되는 제2 고유전율 유전체 물질, 및 제2 고유전율 유전체 물질 상에 형성되는 유전체 층을 포함하는 제2 게이트 전극 구조를 더 포함한다.
본 개시는 첨부된 도면들과 함께 고려되는 다음의 상세한 설명을 참조함으로써 이해될 수 있으며, 첨부된 도면들에서 유사한 참조 번호들은 유사한 요소들을 식별하는 것이다.
도 1a 내지 도 1g는 종래의 방법들에 따라 고유전율 유전체 물질과 서로 다른 두께를 갖는 게이트 유전체 층을 가지는 게이트 전극 구조들을 포함하는 복합 트랜지스터 소자들을 형성함에 있어서 다양한 제조 단계들 동안 반도체 디바이스의 단면도들을 개략적으로 예시한 것이다.
도 2a 내지 도 2h는 예시적인 실시예들에 따라 일함수 조정 종을 아래에 놓이는 반도체 물질 위에 실질적으로 동일한 높이 레벨에 위치시킴으로써 고유전율 유전체 물질과 서로 다른 두께의 게이트 유전체들을 갖는 게이트 전극 구조들을 가지는 트랜지스터들을 형성함에 있어서 다양한 제조 단계들 동안 반도체 디바이스의 단면도들을 개략적으로 예시한 것이다.
도 2i 내지 도 2m은 추가 예시적인 실시예들에 따라 하나의 게이트 전극 구조 타입에서 금속-함유 전극 물질을 방지하여 서로 다른 두께의 게이트 유전체 물질을 가지는 게이트 전극 구조들이 저항과 같은 비-트랜지스터 소자로서 사용될 수 있게 하는 반도체 디바이스의 단면도들을 개략적으로 예시한 것이다.
본 명세서에서 개시된 발명은 다양한 수정들과 대체가능한 형태들이 가능하지만, 발명의 특정 실시예들이 도면들에서 예로서 도시되었고 본 명세서에서 상세히 서술된다. 하지만, 본 명세서의 특정 실시예들에 대한 상세한 설명은 본 발명을 개시된 특정 형태들로 제한하고자 하는 의도가 아니며, 그와 반대로 첨부된 특허청구범위에 의해 정의되는 바와 같은 본 발명의 사상과 범위 내에 속하는 모든 수정들, 균등물들, 그리고 대체가능한 것들을 커버하고자 하는 의도이다.
본 발명의 다양한 예시적인 실시예들이 아래에서 서술된다. 명확히 하기 위해, 본 명세서에서 실제 구현예의 모든 특징들이 서술되는 것은 아니다. 이러한 실제 실시예를 개발함에 있어서, 시스템 관련 제한 조건 및 비즈니스 관련 제한 조건들에 부합하는 것과 같이 개발자들의 특정 목적들을 달성하기 위해 수많은 구현예 특유의 결정들이 내려져야 하며, 이들은 구현예마다 달라질 것이라는 점은 물론 인지될 것이다. 게다가, 이러한 개발 노력은 복잡할 수 있고 시간 소모적일 수 있지만, 그래도 본 개시의 혜택을 받는 당해 기술 분야의 통상의 기술자들에게는 의례적인 작업일 것이라는 점도 인지될 것이다.
이제 본 발명의 주요 내용이 첨부된 도면들을 참조하여 서술될 것이다. 다양한 구조들, 시스템들 및 디바이스들이 도면들에서 오직 설명을 위한 목적만으로 도시되어 있으며 당해 기술 분야의 통상의 기술자들에게 잘 알려진 세부사항들로 본 개시를 모호하게 하지 않도록 개략적으로 도시되어 있다. 그럼에도, 첨부된 도면들은 본 개시의 예시적인 예들을 서술하고 설명하기 위하여 포함된다. 본 명세서에서 사용되는 단어 및 어구들은 그 단어 및 어구들에 대해 관련 기술 분야의 통상의 기술자들에 의해 이해되는 것과 일치하는 의미를 가지도록 이해되고 해석되어야 한다. 본 명세서에서 용어나 어구의 일관된 사용에 의해 그 용어나 어구의 특별한 정의, 즉 당해 기술 분야의 통상의 기술자들에 의해 이해되는 보통의 의례적인 의미와 다른 정의를 내포하도록 의도된 것이 아니다. 용어나 어구가 특별한 의미, 즉 통상의 기술자들에 의해 이해되는 것과 다른 의미를 가지도록 의도되는 한, 이러한 특별한 정의는 그 용어나 어구에 대한 특별한 정의를 직접적이고 분명하게 제공하는 정의 방식으로 명시적으로 제시될 것이다.
본 개시는 게이트 전극 구조들을 실제로 패터닝하기 전인 초기 제조 단계에서 일함수 조정 종(work function adjusting species)이 게이트 전극 구조들의 게이트 유전체 물질로 병합될 수 있고, 또한 아래에 놓이는 반도체 물질 위에서 일함수 조정 종의 위치에 대하여 고도의 균일성이 달성될 수 있는 반도체 디바이스 및 제조 기법들을 제공한다. 이를 위해, 서로 다른 두께의 게이트 유전체 물질들을 필요로 할 수 있는 동일한 전도성 타입의 트랜지스터들의 게이트 전극 구조들이 동일한 구성을 가질 수 있는 제조 단계에서 일함수 조정 종이 확산되고 안정화될 수 있으므로, 도 1a 내지 도 1g와 관련하여 앞에서 서술된 바와 같이 종래의 공정 전략들의 경우와 같은 수직 거리에 있어서 어떠한 불균일성도 방지할 수 있다. 일함수 조정 종을 위치시킨 후에, 예를 들어 최종적으로 원하는 두께의 측면에서 게이트 유전체 물질들의 추가 특성들이 조정될 수 있으므로 이들 트랜지스터 소자들의 최종적으로 얻어지는 역치 전압에 대한 임의의 영향을 감소시킬 수 있다. 일부 예시적인 실시예들에서, 금속-함유 전극 물질이 회로 소자에 제공되지 않을 수 있어서 폴리실리콘 물질 등과 같은 실제 전극 물질의 전반적인 저항률을 부당하게 감소시키지 않을 수 있기 때문에, 두꺼운 게이트 유전체 물질을 가지는 "게이트 전극 구조들"은 폴리실리콘 저항 등의 형태의 저항과 같은 비-트랜지스터 소자로서 사용될 수 있는 것과 같은 방식으로 공정 시퀀스가 적용될 수 있다. 반면에, 고유전율 유전체 물질은 금속-함유 전극 물질과 함께 제공될 수 있기 때문에 "얇은" 게이트 유전체 물질을 가지는 게이트 전극 구조들은 원하는 고성능 특성들을 제공할 수 있는 반면, 그럼에도 서로 다른 게이트 전극 구조들은 해당 트랜지스터 소자들에 대해 매우 균일한 역치 전압 거동을 제공할 수 있다.
도 2a 내지 도 2m를 참조하여, 이제 추가 예시적인 실시예들이 더욱 상세히 서술될 것이며, 적절하다면 도 1a 내지 도 1g도 또한 참조될 수 있다.
도 2a는 기판(201)과 실리콘 기반의 층 등과 같은 반도체 층(202)을 포함하는 반도체 디바이스(200)의 단면도를 개략적으로 도시한 것이며, 적절하다면 적어도 영역들(200A, 200B)과 같은 일부 디바이스 영역들에서 기판(201)과 반도체 층(202) 사이에 매립 절연 층(buried insulating layer)(미도시됨)이 형성될 수도 있다. 즉, 디바이스(200)는 벌크 구성(bulk configuration), SOI(silicon-on-insulator) 구성을 가지는 디바이스 영역들을 포함할 수 있으며, 또는 양 구성들이 서로 다른 디바이스 영역들에서 사용될 수 있다. 나중에 더욱 상세히 서술되는 바와 같이, 해당 반도체 영역 또는 활성 영역들(202A, 202B)은 각각 디바이스 영역들(200A, 200B)에서 제공될 수 있으며, 디바이스 영역들(200A, 200B)은 적절한 격리 구조들에 의해 측면으로 정의될 수 있다. 게다가, 도시된 제조 단계에서, 실리콘 산화물 기반의 물질이나 또는 실리콘 질산화물(silicon oxynitride) 등과 같은 임의의 다른 적절한 유전체 물질과 같은 유전체 기저 층(dielectric base layer)(252)이 활성 영역들(202A, 202B) 상에 형성될 수 있고, 그 뒤에 고유전율 유전체 물질(253)이 형성될 수 있다. 고유전율 유전체 물질(253)의 두께 및 물질 조성에 대하여, 반도체 디바이스(100)와 관련하여 앞에서 설명된 바와 같은 동일한 기준이 적용될 수 있다. 유전체 기저 층(252)은 원하는 물질 조성에 따라 가능하면 다른 표면 처리 등과 함께 산화 및/또는 증착에 의해 형성될 수 있다. 유사하게, 한 예시적인 실시예에서 하프늄 산화물의 형태로 제공될 수 있는 고유전율 유전체 물질(253)은 임의의 적절한 증착 기법을 기반으로 증착될 수 있다.
도 2b는 금속-함유 캡 층(207)이 고유전율 유전체 물질(253) 상에 형성되고 그 다음에 추가 금속-함유 물질(254)이 형성된 반도체 디바이스(200)를 개략적으로 예시한 것이며, 다른 예시적인 실시예들에서 적절하다고 여겨진다면 물질들(207, 254)은 단일 물질 층의 형태로 제공될 수 있다. 예를 들어, 층(207)은 수 옹스트롬 내지 수 나노미터의 두께를 갖거나 훨씬 더 두꺼운 티타늄 질화물 물질의 형태로 제공될 수 있는 반면, 물질 층(254)은 물질들(252, 253)을 포함하는 게이트 유전체 물질 내에 형성될 일함수 조정 종의 원하는 농도에 따라 수 옹스트롬 내지 수 나노미터의 두께로 제공될 수 있다. 도 2b는 P-채널 트랜지스터 또는 N-채널 트랜지스터와 같은 특정 트랜지스터 타입의 일함수를 조정하는 데 요구될 수 있는 물질 층 스택을 예시한 것이며, 다른 경우들에서 추가적인 물질 층들이 제공될 수 있다는 것을 인지하여야 한다. 예를 들어, 도 2b의 물질 시스템이 제거되었을 수 있는 다른 디바이스 영역들에서 원하는 일함수 조정을 얻기 위해 추가적인 일함수 조정 종과 함께 추가 티타늄 질화물 물질이 도 2b에 도시된 물질 시스템 위에 제공될 수 있다. 이 경우에, 도 2b에 도시된 물질 시스템은 적절히 조정된 물질 층(254)을 갖는 디바이스 영역들에서 제공될 수 있다. 편의상, 서로 다른 전도성 타입의 트랜지스터들에 대해 일함수 조정을 위한 물질 시스템들을 형성하는 임의의 이러한 구성들은 도 2b에 도시되지 않았다. 결과적으로, 층(207) 또는 층(254)은 N-채널 트랜지스터의 경우 란타늄, 알루미늄 등과 같은 적절한 종을 포함할 수 있으며, 이는 층들(252, 253)을 포함하는 게이트 유전체 물질에 병합될 것이다. 층들(207, 254)을 형성하기 위한 임의의 증착 기법들에 대하여, 도 1a 내지 도 1f를 참조하여 앞서 서술된 바와 같이 반도체 디바이스(100)를 참조할 수 있다.
도 2c는 열 처리(208) 동안 반도체 디바이스(200)를 개략적으로 예시한 것이며, 열 처리(208)시 층(254) 또는 그 안에 포함된 임의의 종은 유전체 기저 층(252)의 확산 차단 능력(diffusion blocking capability)에 따라 게이트 유전체 물질, 즉 고유전율 유전체 물질(253)로 확산되고 실질적으로 계면(253S)으로 확산될 수 있다. 결과적으로, 예를 들어 대략 700℃ 내지 1000℃의 범위에서 적절한 온도를 기반으로 수행될 수 있는 처리(208) 동안, 고정 전하들(254A)이 물질들(253, 252) 내에 그리고 바람직하게는 계면(253S)에 위치될 수 있으며, 실질적으로 동일한 상태가 제1 및 제2 반도체 영역들(200A, 200B)에서 만들어질 수 있다. 결과적으로, 활성 영역들(202A, 202B) 위에서 고정 전하들(254A)의 농도 및 위치가 실질적으로 동일하므로 활성 영역들(202A, 202B)의 안과 위에 각각 형성되는 트랜지스터 소자들의 원하는 일함수와 그에 따른 역치 전압을 조정하기 위한 매우 균일한 상태를 제공할 수 있다.
도 2d는 더 진행된 제조 단계에서 디바이스(200)를 개략적으로 예시한 것이며, 이 단계에서 물질 층(207)(도 2c)의 부분이 활성 영역(202B) 위로부터 선택적으로 제거될 수 있고, 활성 영역(202A)과 비교하여 증가된 두께를 갖는 게이트 유전체 물질을 가지는 게이트 전극 구조가 활성 영역(202B) 위에 형성될 것이다. 이런 목적으로, 임의의 적절한 에칭 레시피가 적절한 에칭 마스크와 함께 적용될 수 있으며, 고유전율 유전체 물질(253)은 활성 영역(202B) 위에서 에칭 정지 물질로서 역할할 수 있다. 결과적으로, 부분(207A)은 활성 영역(202A) 위에 남아서 고유전율 유전체 물질(253)을 더 덮을 수 있다.
도 2e는 활성 영역들(202A, 202B) 위에 형성되는 추가 유전체 층(251)을 갖는 디바이스(200)를 개략적으로 예시한 것이다. 유전체 층(251)은 실리콘 이산화물 기반의 물질 형태로 제공될 수 있는 반면, 다른 경우들에서 증가된 두께의 게이트 유전체 물질을 필요로 하는 게이트 전극 구조의 경우에 원하는 트랜지스터 성능을 얻기 위해 임의의 다른 적절한 유전체 물질들이 사용될 수 있다. 따라서, 유전체 층(251)의 두께 및 물질 조성은 층들(252, 253)과 함께 원하는 게이트 유전체 물질이 활성 영역(202B) 위에서 얻어질 수 있도록 선택될 수 있다. 이런 목적으로, 적절한 두께로 실리콘 이산화물과 같은 물질들을 형성하기 위해 확립된 CVD 기법들이 적용될 수 있다.
도 2f는 더 진행된 제조 단계에서 디바이스(200)를 개략적으로 예시한 것이며, 이 제조 단계에서 유전체 층(251)(도 2e)은 활성 영역(202A)의 위로부터 선택적으로 제거된다. 이를 위해, 레지스트 마스크와 같은 적절한 에칭 마스크가 제공될 수 있으며(미도시됨), 디바이스(200)는 예를 들어 물질(251)이 실리콘 이산화물을 포함할 때 플루오르화수소산(hydrofluoric acid, HF)을 기반으로 하는 습식 화학적 에칭 분위기와 같은 적절한 에칭 분위기에 노출될 수 있다. 다른 물질들의 경우, 임의의 다른 적절한 에칭 화학물질이 적용될 수 있다. 에칭 공정 동안, 잔여 층(207A)은 예를 들어 HF에 대해 높은 에칭 선택비(etch selectivity)를 보여주는 티타늄 질화물 형태의 효율적인 에칭 정지 물질로서 역할하므로 아래에 놓이는 고유전율 물질(253)을 신뢰성 있게 보호할 수 있다. 결과적으로, 제1 게이트 유전체 물질(259A)은 활성 영역(202A) 상에 형성될 수 있고 일함수 조정 종(254A)을 포함하여 층들(252, 253)을 포함할 수 있는 반면, 제2의 더 두꺼운 게이트 유전체 물질(259B)은 활성 영역(202B) 상에 형성될 수 있고 유전체 층(251B)과 함께 물질들(252, 253)을 포함할 수 있다. 반면에, 게이트 유전체 물질(259B)도 또한 임의의 공정 관련 불균일성을 제외하고는 게이트 유전체 물질(259A)과 동일한 농도 및 공간 분포를 갖는 일함수 조정 종(254A)을 포함할 수 있으므로 예를 들어 아직 형성될 트랜지스터들의 역치 전압 측면에서 고도의 균일성을 제공할 수 있다.
도 2g는 금속-함유 전극 물질 또는 캡 물질(255)이 게이트 유전체 물질들(259A, 259B) 상에 형성될 수 있는 제조 단계에서 디바이스(200)를 개략적으로 예시한 것이다. 한 예시적인 실시예에서, 물질(255)은 티타늄 질화물 물질의 형태로 제공될 수 있는 반면, 다른 경우들에서 아직 형성될 게이트 전극 구조의 전반적으로 요구되는 구성에 따라 임의의 다른 물질 또는 물질들이 제공될 수 있다. 이런 목적으로, 잔여 층(207A)(도 2f)은 임의의 적절한 에칭 레시피에 의해 제거될 수 있으며, 이는 고유전율 유전체 물질(253)에 대해 현저한 에칭 선택비를 가질 수 있다. 예를 들어, 하프늄 산화물과 같은 복수의 고유전율 유전체 물질들은 실리콘 이산화물에 대해 선택적으로 물질들을 제거하는 데 사용될 수 있는 복수의 에칭 화학물질들에 대해 우수한 에칭 저항성(etch resistivity)을 보여줄 수 있다. 따라서, 티타늄 질화물을 효율적으로 제거하면서도 실질적으로 고유전율 유전체 물질(253)에 지나치게 영향을 주지 않고 또한 유전체 층(251B)의 무결성을 유지하도록 임의의 이러한 에칭 레시피가 유리하게 적용될 수 있다. 만일 필요하다면, 게이트 유전체 물질(259B)을 덮도록 에칭 마스크가 제공될 수 있다.
도 2h는 더 진행된 제조 단계에서 디바이스(200)를 개략적으로 예시한 것이다. 예시된 바와 같이, 제1 트랜지스터(260A)가 활성 영역(202A)의 안과 위에 형성되고 채널 영역(262)을 측면으로 감쌀 수 있는 드레인 및 소오스 영역들(261)을 포함할 수 있다. 유사하게, 제2 트랜지스터(260B)가 활성 영역(202B)의 안과 위에 형성될 수 있고 채널 영역(262)과 함께 드레인 및 소오스 영역들(261)을 포함할 수 있으며, 일부 예시적인 실시예들에서, 드레인 및 소오스 영역들(261)과 채널 영역(262)의 도핑 프로파일은 트랜지스터들(260A, 260B)에 대해 실질적으로 동일할 수 있다. 또한, 트랜지스터(260A)는 게이트 유전체 물질(259A), 즉 층들(252, 253)에 이어서 티타늄 질화물 물질 등과 같은 금속-함유 전극 물질(255)을 폴리실리콘 물질, 실리콘/게르마늄 혼합 등과 같은 추가 전극 물질(256)과 함께 포함하는 제1 게이트 전극 구조(250A)를 포함할 수 있다. 유사하게, 제2 트랜지스터(260B)는 물질 층들(252, 253)과 함께 유전체 층(251B)의 존재로 인해 증가된 두께를 가지는 게이트 전극 물질(259B)을 포함하는 제2 게이트 전극 구조(250B)를 포함할 수 있다. 또한, 금속-함유 물질(255)은 전극 물질(256)과 함께 제공될 수 있다. 또한, 공정 및 디바이스 요구조건에 따른 측벽 스페이서 구조(257)가 전극 물질들(256, 255)과 게이트 유전체 물질들(259A, 259B)의 측벽들 상에 형성될 수 있다.
트랜지스터들(260A, 260B)을 형성하기 위한 임의의 제조 기법들에 관하여, 예를 들어 반도체 디바이스(100)를 참조하여 앞서 설명된 바와 같은 임의의 적절한 공정 전략이 적용될 수 있으며, 도시된 실시예에서, 채널 영역들(262)과 드레인 및 소오스 영역들(261)은 트랜지스터들(260A, 260B)에 대해 최종적으로 원하는 역치 전압을 조정하기 위한 추가적인 공정들을 필요로 함이 없이 공통의 공정 시퀀스를 기반으로 형성될 수 있다. 즉, 앞서 설명된 바와 같이, 물질들(252, 253) 내에서 일함수 조정 종의 공간적 분포의 고도의 균일성으로 인해, 역치 전압 특성들의 고도의 균일성이 달성될 수 있는 동시에, 게이트 유전체 물질들(259A, 259B)의 두께에 있어서 원하는 차이가 제공될 수 있다.
도 2i 내지 도 2m을 참조하여, 추가 예시적인 실시예들이 이제 서술될 것이며, 이 실시예들에서 증가된 두께의 게이트 유전체 물질을 가지는 게이트 전극 구조들에서 높은 전도성의 금속-함유 전극 물질이 제공되지 않을 수 있다. 이 경우에, 결과적인 "게이트 전극 구조"는 예를 들어 복합 반도체 디바이스들에 구현되어야 할 수 있는 폴리실리콘이나 다른 반도체 기반의 저항 구조들과 같이 금속-함유 전극 물질의 적정하게 높은 전도성이 부적절한 것으로 여겨질 수 있는 임의의 비-트랜지스터 소자들에 또한 사용될 수 있다.
도 2i는 유전체 기저 층(252)과 고유전율 유전체 물질(253)에 일함수 조정 종(254A)이 병합된 제조 단계에서 디바이스(200)를 개략적으로 예시한 것이며, 이는 임의의 적절한 어닐링 공정을 기반으로 이루어질 수 있다. 게다가, 예를 들어 디바이스(100)와 관련하여 설명된 바와 같이, 결과적인 구성을 적절히 안정화하도록 임의의 다른 종이 층들(252, 253)로 병합될 수 있다는 것을 인지하여야 한다. 게다가, 앞에서도 또한 논의된 바와 같이, 가능하면 일함수 조정 종(254A)을 함유하는 물질 층의 임의의 잔여물과 함께 물질(207)을 제거하도록 디바이스(200)는 에칭 분위기(209)에 노출될 수 있다. 에칭 공정(209)은 예를 들어 티타늄 질화물 형태로 제공되는 층(207)을 고유전율 유전체 물질(253)에 대해 선택적으로 제거하기 위해 임의의 적절한 선택적 에칭 레시피를 기반으로 수행될 수 있으며, 이 경우에 고유전율 유전체 물질(253)은 복수의 에칭 레시피들에 대해 높은 에칭 선택비를 보여줄 수 있다. 앞서 논의된 바와 같이, 티타늄 질화물 물질(207)의 제거는 앞에서도 또한 논의된 바 있는 추가 처리, 즉 게이트 층 스택의 패터닝 측면에서 유리할 수 있다.
도 2j는 더 진행된 제조 단계에서 디바이스(200)를 개략적으로 예시한 것이며, 이 제조 단계에서 금속-함유 캡 물질 또는 전극 물질(255A)은 활성 영역(202A) 위에 선택적으로 형성될 수 있다. 이를 위해, 티타늄 질화물과 같은 적절한 물질이 증착될 수 있고, 그 뒤에 에칭 마스크를 기반으로 패터닝되어 물질(253)을 에칭 정지 물질로 사용하면서 활성 영역(202B)으로부터 물질을 제거할 수 있다.
도 2k는 유전체 층(251)이 활성 영역들(202A, 202B) 위에 형성된 디바이스(200)를 개략적으로 도시한 것이다. 층(251)의 조성 및 두께와 같은 물질 특성들에 대해서는, 위에서 제공된 임의의 설명들이 참조될 수 있다. 다음으로, 에칭 마스크(미도시됨)가 제공될 수 있으며, 위에서 설명된 바와 같이, 예를 들어 티타늄 질화물 형태의 금속-함유 물질(255A)을 효율적인 에칭 정지 물질로서 사용하면서 활성 영역(202A) 위로부터 선택적으로 유전체 층(251)을 제거하기 위해 예를 들어 플루오르화수소산을 기반으로 에칭 공정이 수행될 수 있다.
도 2l은 위에서 서술된 공정 시퀀스 후에 반도체 디바이스(200)를 개략적으로 도시한 것이다. 결과적으로, 게이트 유전체 물질(259A)이 활성 영역(202A) 위에 형성되고 금속-함유 물질(255A)로 덮이는 반면, 게이트 유전체 물질(259B)은 활성 영역(202B) 위에 형성될 수 있고 추가 처리 동안 물질(253)의 무결성을 추가적으로 제공할 수 있는 유전체 층(251B)을 포함할 수 있다. 결과적으로, 실리콘, 실리콘/게르마늄 등과 같은 원하는 전극 물질이 가능하면 캡 물질, 하드 마스크 물질 등과 같은 다른 물질들과 함께 증착될 수 있으며, 결과적인 층 스택은 확립된 공정 기법들에 따라 패터닝될 수 있다.
도 2m은 더 진행된 제조 단계에서 반도체 디바이스(200)를 개략적으로 예시한 것이다. 예시된 바와 같이, 트랜지스터(260A)는 제1 디바이스 영역(200A)에 형성될 수 있고, 금속-함유 전극 물질(255A) 및 반도체 기반 전극 물질(256)과 함께 게이트 유전체 물질(259A)을 포함하는 게이트 전극 구조(250A)를 포함할 수 있다. 제2 디바이스 영역(200B)은 활성 영역(202B)의 안과 위에 형성되는 트랜지스터(260B)를 포함할 수 있으며, 게이트 전극 구조(250B)는 유전체 층(251B)을 포함하는 게이트 유전체 물질(259B)을 포함할 수 있으며, 유전체 층(251B) 상에 반도체 기반 전극 물질(256)이 형성될 수 있다. 게다가, 추가 "게이트 전극 구조"(250C)가 예를 들어 격리 구조(202C) 상에서 제2 디바이스 영역(200B)에 형성될 수 있으며, 게이트 전극 구조(250C)는 한 실시예에서 저항으로 표현될 수 있는 비-트랜지스터 회로 소자를 나타낼 수 있다. 격리 구조(202C)는 예를 들어 얕은 트렌치 격리(shallow trench isolation)의 형태로 확립된 공정 기법들을 기반으로 반도체 층(202)에 형성될 수 있으므로 또한 반도체 층(202)에서 해당 활성 영역들을 정의할 수 있다. 도시된 실시예에서, 격리 구조(202C)는 활성 영역(202B) 또는 적어도 그것의 부분에 인접하여 제공될 수 있다. 하지만, 격리 구조(202C)는 요구되는 회로 레이아웃에 따라 디바이스 영역(200B) 내의 임의의 적절한 위치에 제공될 수 있다는 것을 인지하여야 한다. 회로 소자 또는 게이트 전극 구조(250C)는 게이트 유전체 물질(259C)을 포함할 수 있으며, 게이트 유전체 물질(259C)은 예를 들어 유전체 기저 층(252)이 증착 기법을 기반으로 형성되었다면 게이트 유전체 물질(259B)과 실질적으로 동일한 구성을 가질 수 있다. 다른 경우들에서, 예를 들어 산화 공정을 적용하여 형성된다면, 고유전율 유전체 물질(253)은 격리 구조(202C)의 절연체 물질 상에 직접적으로 형성될 수 있다. 게이트 유전체 물질들(259B, 259C)은 공통의 제조 공정을 기반으로 형성되기 때문에, 물질(255A)과 같이 그 상에 형성되는 임의의 금속-함유 전극 물질이 방지될 수 있으므로 구조(250C)가 저항으로서 사용될 때 구조(250C)의 전반적인 저항률의 효율적인 조정을 가능하게 할 수 있다. 결과적으로, 게이트 유전체 물질(259A)을 기반으로 우수한 트랜지스터 특성들이 트랜지스터(260A)에 대해 얻어질 수 있는 반면, 게이트 유전체 물질(259B, 259C)은 덜 임계적인 트랜지스터 및 임의의 다른 비-트랜지스터 소자들에서 사용될 수 있으며, 일함수 조정 종을 위치시키는 데 있어서 고도의 균일성은 트랜지스터들(260A, 260B)의 원하는 임계 전압 균일성을 제공할 수 있다.
결과적으로, 본 개시는 일함수 조정 종을 고유전율 유전체 물질로 병합할 때 고도의 균일성이 달성될 수 있어서 서로 다른 두께의 게이트 유전체 물질들을 갖는 게이트 전극 구조들을 가지는 트랜지스터들의 역치 전압들에 대해 우수한 균일성을 제공할 수 있는 반도체 디바이스 및 제조 기법들을 제공한다.
위에서 개시된 특정한 실시예들은 오로지 예시적인 것이므로, 본 발명은 서로 다르지만 균등한 방식들로 수정되고 실시될 수 있으며, 이러한 균등한 방식들은 본 명세서의 교시들의 혜택을 받는 당해 기술 분야의 통상의 기술자들에게 명백한 것이다. 예를 들어, 위에서 제시된 공정 단계들은 서로 다른 순서로 수행될 수도 있다. 뿐만 아니라, 아래의 특허청구범위에서 서술된 바와 같은 것을 제외하고, 본 명세서에서 개시된 구조나 설계의 세부사항들에 대해 어떠한 제한을 두려는 의도는 없다. 그러므로 위에서 개시된 특정 실시예들은 변경되거나 수정될 수 있고 이러한 모든 변형들이 본 발명의 범위와 사상 내에 있는 것으로 여겨진다는 것은 분명하다. 이에 따라, 본 명세서에서 추구하고자 하는 보호범위는 아래의 특허청구범위에서 제시된 바와 같다.

Claims (17)

  1. 제1 디바이스 영역(202A)과 제2 디바이스 영역(202B) 위에 물질 층 스택(material layer stack)을 형성하는 단계와, 상기 물질 층 스택은 유전체 기저 층(dielectric base layer)(252), 상기 유전체 기저 층(252) 상에 형성되는 고유전율(high-k) 유전체 물질(253), 및 상기 고유전율 유전체 물질(253) 상에 형성되는 금속-함유 물질(207)을 포함하며;
    상기 금속-함유 물질(207)로부터 상기 유전체 기저 층(252)과 상기 고유전율 유전체 물질(253)에 의해 형성되는 계면으로 금속 종(metal species)을 확산시키도록 열 처리(208)를 수행하는 단계와;
    상기 열 처리(208)를 수행한 후에 상기 제2 디바이스 영역(202B) 위에 유전체 층(251B)을 선택적으로 형성하는 단계와; 그리고
    상기 제1 디바이스 영역(202A) 위에 제1 게이트 전극 구조(250A)와 제2 디바이스 영역(202B) 위에 제2 게이트 전극 구조(250B)를 형성하는 단계를 포함하며, 상기 제1 게이트 전극 구조는 제1 게이트 유전체로서 상기 유전체 기저 층(252)과 상기 고유전율 유전체 물질(253)을 포함하고, 상기 제2 게이트 전극 구조는 제2 게이트 유전체로서 상기 유전체 기저 층(252), 상기 고유전율 유전체 물질(253), 및 상기 유전체 층(251B)를 포함하는
    반도체 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 제2 디바이스 영역(202B) 위에 상기 유전체 층(251B)을 선택적으로 형성하는 단계는 상기 제2 디바이스 영역(202B) 위에서 상기 금속-함유 물질(207)을 선택적으로 제거하는 것과, 상기 제1 디바이스 영역과 상기 제2 디바이스 영역 위에 상기 유전체 층을 증착하는 것과, 상기 금속-함유 물질(207)을 에칭 정지(etch stop)로서 사용하여 상기 제1 디바이스 영역(202A) 위로부터 상기 유전체 층을 선택적으로 제거하는 것을 포함하는
    반도체 디바이스 형성 방법.
  3. 제1항에 있어서,
    상기 제2 디바이스 영역(202B) 위에 상기 유전체 층(251B)을 선택적으로 형성하는 단계 후에 상기 금속-함유 물질(207)을 제거하는 단계와, 그리고 상기 제1 디바이스 영역과 상기 제2 디바이스 영역 위에 제2 금속-함유 물질(255)을 형성하는 단계를 더 포함하는
    반도체 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 물질 층 스택을 형성하는 단계는 상기 고유전율 유전체 물질(253) 상에 제1 금속-함유 물질을 형성하는 것과, 상기 제1 금속-함유 물질(207) 상에 일함수 조정 종(work function adjusting species)(254A)을 형성하는 것을 포함하는
    반도체 디바이스 형성 방법.
  5. 제2항에 있어서,
    상기 금속-함유 물질(207)은 티타늄 질화물(titanium nitride)을 포함하는
    반도체 디바이스 형성 방법.
  6. 제1항에 있어서,
    상기 제1 게이트 전극 구조(250A)를 기반으로 상기 제1 디바이스 영역(202A)에 제1 트랜지스터(260A)를 형성하는 단계와, 그리고 상기 제2 게이트 전극 구조(250B)를 기반으로 상기 제2 디바이스 영역(202B)에 제2 트랜지스터(260B)를 형성하는 단계를 더 포함하며, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 실질적으로 동일한 역치 전압을 가지는
    반도체 디바이스 형성 방법.
  7. 제1항에 있어서,
    상기 제1 디바이스 영역과 상기 제2 디바이스 영역 위로부터 상기 금속-함유 물질(207)을 제거하는 단계와, 그리고 상기 제2 디바이스 영역(202B) 위에 상기 유전체 층(251B)을 선택적으로 형성하는 단계 전에 상기 제1 디바이스 영역(202A) 위에 제2 금속-함유 물질을 선택적으로 형성하는 단계를 더 포함하는
    반도체 디바이스 형성 방법.
  8. 제7항에 있어서,
    상기 제1 디바이스 영역(202A) 위에서 상기 제2 금속-함유 물질 상에 전극 물질을 형성하는 단계와, 그리고 상기 제2 디바이스 영역(202B) 위에서 상기 유전체 층 상에 상기 전극 물질을 형성하는 단계를 더 포함하는
    반도체 디바이스 형성 방법.
  9. 반도체 디바이스의 제1 반도체 영역(202A)과 제2 반도체 영역(202B) 위에 유전체 기저 층(252)을 형성하는 단계와;
    상기 제1 반도체 영역과 상기 제2 반도체 영역 위에서 상기 유전체 기저 층(252) 상에 고유전율 유전체 물질(253)을 형성하는 단계와, 상기 유전체 기저 층(252)과 상기 고유전율 유전체 물질(253)은 계면을 형성하며;
    상기 제1 반도체 영역과 상기 제2 반도체 영역 위의 상기 계면에서 일함수 조정 종(254A)을 형성하는 단계와;
    상기 제2 반도체 영역(202B) 위에서 상기 고유전율 유전체 물질(253) 상에 유전체 물질(251B)을 형성하는 단계와; 그리고
    상기 제1 반도체 영역(202A) 위에 제1 게이트 전극 구조(250A)와 상기 제2 반도체 영역(202B) 위에 제2 게이트 전극 구조(250B)를 형성하는 단계를 포함하는
    방법.
  10. 제9항에 있어서,
    상기 고유전율 유전체 물질(253) 상에 그리고 상기 유전체 물질 상에 금속-함유 물질 층을 형성하는 단계를 더 포함하는
    방법.
  11. 제9항에 있어서,
    상기 고유전율 유전체 물질(253) 상에 금속-함유 물질을 선택적으로 형성하는 단계와, 그리고 상기 금속-함유 물질 상에 그리고 상기 유전체 물질 상에 전극 물질을 형성하는 단계를 더 포함하는
    방법.
  12. 제9항에 있어서,
    상기 계면에서 상기 일함수 조정 종(254A)을 형성하는 단계는 상기 고유전율 유전체 층(253) 상에 상기 일함수 조정 종(254A)을 포함하는 물질 층을 형성하는 것과, 상기 반도체 디바이스를 어닐링하는 것을 포함하는
    방법.
  13. 제12항에 있어서,
    상기 물질 층을 제거하는 단계와, 그리고 상기 제1 반도체 영역(202A) 위에서 상기 고유전율 유전체 물질(253) 상에 금속-함유 물질을 선택적으로 형성하는 단계를 더 포함하는
    방법.
  14. 제13항에 있어서,
    상기 물질 층과 상기 금속-함유 물질은 티타늄 질화물을 포함하는
    방법.
  15. 제1 반도체 영역(202A) 위에 형성되고, 제1 유전체 기저 층(252), 상기 제1 유전체 기저 층(252) 상에 형성되는 제1 고유전율 유전체 물질(253), 및 상기 제1 고유전율 유전체 물질(253) 상에 형성되는 금속-함유 전극 물질을 포함하는 제1 게이트 전극 구조(250A)와; 그리고
    제2 반도체 영역(202B) 위에 형성되고, 제2 유전체 기저 층, 상기 제2 유전체 기저 층 상에 형성되는 제2 고유전율 유전체 물질, 및 상기 제2 고유전율 유전체 물질 상에 형성되는 유전체 층을 포함하는 제2 게이트 전극 구조(250B)를 포함하는
    반도체 디바이스.
  16. 제15항에 있어서,
    상기 제1 유전체 기저 층과 상기 제2 유전체 기저 층은 동일한 물질 조성을 가지며, 상기 제1 고유전율 유전체 물질과 상기 제2 고유전율 유전체 물질은 동일한 물질 조성을 가지는
    반도체 디바이스.
  17. 제15항에 있어서,
    상기 금속-함유 전극 물질은 티타늄 질화물을 포함하는
    반도체 디바이스.
KR1020127005559A 2009-08-31 2010-08-25 서로 다른 두께의 게이트 유전체들을 포함하는 하이-k 게이트 스택에 있어서의 일함수 조정 KR101645632B1 (ko)

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