KR20050120785A - 이중 금속 게이트 구조 형성 프로세스 - Google Patents

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에릭 디. 룩코스키
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아투로 엠. 주니어 마티네즈
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프리스케일 세미컨덕터, 인크.
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Abstract

제1 금속형(18) 및 상기 제1 금속형(18) 상의 제2 금속형(20)을 포함하는 P 채널(38) 게이트 스택과, 게이트 유전체(14)와 직접 접촉하는 상기 제2 금속형(18)을 포함하는 N 채널(40) 게이트 스택을 구비한 반도체 장치(10)가 개시되어 있다. N 채널(40) 게이트 스택 및 P 채널(38) 게이트 스택의 일부는 드라이 에칭에 의해 에칭된다. P 채널(38) 게이트 스택의 에칭은 습식 에칭에 의해 완료된다. 습식 에칭은 게이트 유전체(14) 및 제2 금속형(18)에 대해 매우 선택적이어서, P 채널(38) 게이트 스택의 에칭을 완료함에 의해 N 채널 트랜지스터가 악영향을 받지 않게 된다.

Description

이중 금속 게이트 구조 형성 프로세스{PROCESS FOR FORMING DUAL METAL GATE STRUCTURES}
본 발명은 금속 게이트를 이용한 집적 회로 제조에 관한 것으로서, 보다 상세하게는 상이한 구조의 금속 게이트를 이용한 집적 회로 제조에 관한 것이다.
반도체 장치가 기하학적으로 계속 축소됨에 따라 종래의 폴리실리콘 게이트는 부적절해지고 있다. 하나의 문제는 비교적 높은 고유 저항이며, 또 하나의 문제는 폴리실리콘 게이트와 게이트 유전체 사이의 계면 근처의 위치에서의 폴리실리콘 게이트 내의 도펀트의 공핍이다. 이러한 폴리실리콘의 결함을 극복하기 위한 대안으로서 금속 게이트가 추구되고 있다. P 채널 트랜지스터 및 N 채널 트랜지스터의 원하는 기능을 위해, N 채널 및 P 채널 트랜지스터들에 사용되는 금속의 일 함수는 상이해야 한다. 따라서, 2 가지 상이한 종류의 금속이 게이트 유전체 바로 위의 금속으로서 사용될 수 있다. 이에 효과적인 금속들은 일반적으로 쉽게 피착되거나 에칭되지 않는다. 효과적인 것으로 밝혀진 2가지 금속은 P 채널 트랜지스터에 대한 티타늄 질화물 및 N 채널 트랜지스터에 대한 탄탈륨 실리콘 질화물이다. 그러나, 이러한 재료들에 일반적으로 사용되는 에천트는 게이트 유전체 및 실리콘 기판에 대해 충분히 선택적이지 않아서, 실리콘 기판에 홈이 생길 수 있다. 이것은 P 채널 액티브 영역에서 티타늄 질화물이 탄탈륨 실리콘 질화물 아래에 있기 때문에 발생한다. P 채널 액티브 영역 상의 탄탈륨 실리콘 질화물의 제거에 사용되는 에칭 프로세스는 후속 에칭을 위해 티타늄 질화물을 노출시키는 데 필요하며, 또한 N 채널 액티브 영역의 게이트 유전체를 노출시킨다. 결과적으로, 티타늄 질화물의 에칭은 소스/드레인이 형성될 N 채널 액티브 영역에 노출된 게이트 유전체에도 적용된다. 이러한 티타늄 질화물의 에칭은 노출된 게이트 유전체도 제거하여 소스/드레인이 형성될 하부의 실리콘에 홈을 형성하는 역효과를 가질 수 있다.
따라서, 전술한 문제를 해결할 수 있는 이중 게이트 트랜지스터 형성 프로세스가 필요하다.
본 발명은 예시적으로 설명될 뿐, 첨부 도면들로 한정되지 않으며, 도면들에서 동일 참조 부호는 동일 요소를 나타낸다.
도 1-4는 순차적인 처리 단계에서 본 발명의 일 실시예에 따른 반도체 장치의 단면도들이다.
도면 내의 요소들은 간단 명료하게 도시되어 있으며 반드시 축척으로 도시된 것은 아니라는 것을 이 분야의 전문가는 이해할 것이다. 예컨대, 도면 내의 요소들 일부의 크기는 본 발명의 실시예들의 이해를 돕기 위해 다른 요소들에 비해 확대될 수 있다.
일 실시예에서, 반도체 장치는 제1 금속형 및 상기 제1 금속형 상의 제2 금속형을 포함하는 P 채널 게이트 스택과, 게이트 유전체와 직접 접촉하는 상기 제2 금속형을 포함하는 N 채널 게이트 스택을 구비한다. N 채널 게이트 스택 및 P 채널 게이트 스택의 일부는 드라이 에칭 프로세스에 의해 에칭된다. P 채널 게이트 스택의 에칭은 습식 에칭 프로세스에 의해 완료된다. 습식 에칭은 게이트 유전체 및 제2 금속형에 대해 매우 선택적이어서, P 채널 게이트 스택의 에칭을 완료함에 의해 N 채널 트랜지스터가 악영향을 받지 않게 된다. 이것은 도면 및 아래의 설명을 참조할 때 보다 잘 이해될 것이다.
도 1에는 실리콘-온-절연체(SOI) 기판(12), SOI 기판(12)의 상면 바로 위의 게이트 유전체(14), 티타늄 질화물 층(16), 탄탈륨 질화물 층(18), 폴리실리콘 층(20), 실리콘 풍부 실리콘 질화물의 반사 방지 코팅(ARC) 층(22), 및 패터닝된 포토레지스트 부분(24, 26)을 포함하는 반도체 장치(10)가 도시되어 있다. SOI 기판(12)은 실리콘 기판(28), 절연층(30), N 영역(34), 분리 영역(32) 및 P 영역(36)을 구비한다. 절연층(30)은 실리콘 산화물인 것이 바람직하지만 다른 절연 재료일 수도 있다. SOI 기판 대신에 벌크 실리콘 기판이 사용될 수도 있다. 층(16)은 영역(36)이 아니라 N 영역(34) 상에 위치하며, 게이트 유전체(14)와 직접 접촉한다. 층(18)은 층(16) 및 P 영역(36)을 포함하는 SOI 기판(12) 상에 위치한다. 층(20)은 층(18) 상에 위치한다. 층(22)은 층(20) 상에 위치한다. 패터닝된 포토레지스트 부분(24)은 P 채널 게이트 스택이 형성될 N 영역(34)의 일부 상에 위치한다. 유사하게, 패터닝된 포토레지스트 부분(26)은 N 채널 게이트 스택이 형성될 P 영역(36) 상에 위치한다.
이 시점에서 게이트 유전체(14)를 관통하지 않는 드라이 에칭이 수행된다. 층들(16, 18)의 두께는 50 옹스트롬인 것이 바람직하지만, 30 옹스트롬 정도로 낮거나 50 옹스트롬보다 클 수 있다. 트랜지스터 게이트들의 길이를 결정하는 데 이용될 패터닝된 포토레지스트 부분들(24, 26)의 폭은 금속층들(16, 18) 두께의 약 10배인 500 옹스트롬이 바람직하다. 분리 영역(32)의 폭은 패터닝된 포토레지스트 부분들(24, 26)의 폭과 거의 동일하다. 이러한 치수들은 이용되는 특정 기술에 따라 보다 작거나 클 수 있다. 예컨대, 제조시 리소그라피 문제는 패터닝된 포토레지스트 부분들(24, 26)의 최소 치수를 단지 500 옹스트롬으로 또는 심지어 1000 옹스트롬으로 제한할 수 있으나, 층들(16, 18)의 두께는 계속 50 옹스트롬으로 유지될 수 있다. ARC 층(22)의 두께는 200 옹스트롬인 것이 바람직하다.
도 2에는 N 영역(34) 및 P 영역(36) 상에 게이트 스택들(37, 39)을 각각 남기는 드라이 에칭의 결과가 도시되어 있다. 게이트 유전체(14)는 게이트 스택(39)에 의해 피복된 것 외에는 P 영역(36) 상에 노출된다. N 영역(34) 상의 층(16)은 게이트 스택(37)에 의해 피복된 것 외에는 노출된다. 패터닝된 포토레지스트 부분들(24, 26)은 침식되었을 수 있다. 양 게이트 스택들(37, 39)은 ARC(22), 층(20) 및 층(18)의 부분들을 갖는다.
도 2의 게이트 스택들(37, 39)을 형성하는 이러한 드라이 에칭은 세 번의 에칭 단계로 이루어지는 것이 바람직하다. 한 단계는 실리콘 질화물 ARC 층(22)에 대한 것으로서, 할로겐 계열의 반응성 이온 에칭(RIE)이 바람직하다. 이어서, 할로겐 계열의 RIE에 의한 폴리실리콘의 층(20)의 에칭이 수행된다. 층(20)의 에칭에 이어서 할로겐 계열의 RIE에 의해 층(18)의 에칭이 수행된다. 이들은 이러한 유형의 층들에 대한 통상의 에칭이다. 티타늄 질화물의 일반적인 에칭도 할로겐 계열의 RIE이다. 이에 대한 난점은 티타늄 질화물이 이 경우에 바람직하게는 실리콘 산화질화물인 게이트 유전체에 대해 충분히 선택적이지 않다는 것이다. 실리콘 산화질화물은 실리콘 산화물보다 높은 유전 상수를 가지며, 또한 할로겐 계열의 RIE 에칭에 대해 보다 저항적이지만, 필요한 두께의 티타늄 질화물의 에칭 동안 그에 의해 관통되지 않을 만큼 충분히 저항적이지는 않다. 할로겐 계열의 RIE 에칭은 다소 가변적이며, 궁극적으로는 실제로 에칭되는 층에 기초하여 실험적으로 결정된다. 이들 재료의 에칭은 통상적이며 통상적으로 결정된다. 실리콘 산화물이 게이트 유전체로 사용되는 경우, 동일한 에칭 문제가 존재하며 실제로는 층들(16, 18)에 대해 사용되는 것들과 같은 금속 함유 재료들에 대한 일반적인 드라이 에칭이 실리콘 산화질화물에 대해서보다 실리콘 산화물에 대해서 훨씬 덜 선택적이기 때문에 훨씬 심각하다.
티타늄 질화물의 두께는 처리 목적을 위해서는 얇은 것이 바람직하지만, 후속 형성되는 트랜지스터의 채널을 제어하는 일 함수의 결정론적인 충분한 두께를 갖는 것도 바람직하다. 게이트 유전체는 3.9보다 높은 유전 상수를 갖는 것이 바람직하다. N 채널 트랜지스터 게이트 및 P 채널 트랜지스터 게이트의 최적 일 함수는 일반적으로 각각 실리콘 에너지 대역 에지들, 즉 4.1 eV 및 5.2 eV에 있는 것으로 간주된다. 이것은 벌크 실리콘 및 부분 공핍 SOI 양자에 대해 사실이다. 실제로, 이것을 이루기는 어려울 수 있지만, 이 경우인 부분 공핍 SOI 기판 또는 벌크 반도체 기판에 대해 N 채널 금속 게이트는 4.4 eV 이하의 일 함수를 갖고 P 채널 금속 게이트는 4.6 eV보다 높은 일 함수를 갖는 것이 바람직하다. 티타늄 질화물의 층(16)은 4.65 eV의 일 함수를 가지며, 탄탈륨 실리콘 질화물의 층(18)은 4.4 eV의 일 함수를 갖는다. 완전 공핍 SOI 기판에 대해서는 보다 작은 일 함수 차이가 적절할 수 있다.
따라서, 통상의 RIE 에칭을 이용하여 층(16)을 에칭하는 대신에 습식 에칭이 이용된다. 습식 에칭은 물 용액에 황산과 과수를 포함하는 피라나 클린이 바람직하다. 다른 습식 에칭들도 이에 대해 효과적일 수 있다. 피라나 클린은 제조 설비에서 일반적으로 이용 가능하고 따라서 적용하고 제어하는 방법이 잘 이해되므로 특히 유익하다. 이러한 피라나 클린은 실리콘 산화물은 물론 탄탈륨 실리콘 질화물 및 실리콘 산화질화물 양자에도 매우 선택적이다. 따라서, 피라나 클린에 노출된 층(16)의 제거 동안에 층(18) 및 게이트 유전체(14)의 에칭은 최소화된다. 이것은 게이트 유전체(14)가 실리콘 산화물인 경우에도 사실일 것이다.
피라나 클린의 적용 결과가 도 3에 도시되어 있다. 이것은 게이트 스택(37)의 완성 및 게이트 스택(39)에 대한 최소 변경을 나타낸다. 패터닝된 포토레지스트 부분들(24, 26)은 피라나 클린 동안 제거된다. 습식 클린에서의 재료의 제거는 일반적으로 등방성이어서 수직은 물론 측방으로도 에칭이 된다. 따라서, 층(16)의 언더컷팅이 발생하여, 층(16)의 일부가 게이트 스택(37)의 일부인 층(18)의 일부 아래로부터 제거된다. 이러한 언더컷팅은 일반적으로 에칭되는 층의 두께보다 크지 않다. 이 경우, 층(16)의 바람직한 두께는 50 옹스트롬이며, 따라서 층들(16, 18) 간의 계면에서의 언더컷팅은 게이트 길이의 약 10%인 약 50 옹스트롬일 수 있으며, 게이트 유전체(14) 쪽으로의 언더컷팅은 보다 적다. 도 3에 도시된 바와 같이, 게이트 스택들(37, 39)은 통상의 방식으로 트랜지스터의 형성을 완료할 조건에 있다.
도 4에는 게이트 스택들(37, 39)을 이용하여 완성된 트랜지스터들(38, 40)이 도시되어 있다. ARC 층(22)이 양 게이트 스택(37, 39)으로부터 제거되고, 트랜지스터들(38, 40)은 통상의 방식으로 형성될 수 있다. 트랜지스터(38)는 소스/드레인(42, 44), 측벽 스페이서(46), 라이너(48) 및 실리사이드 영역들(50, 52, 54)을 구비한 P 채널 트랜지스터이다. 실리사이드 영역들(50, 52)은 각각 소스/드레인(42, 44) 상에 그에 접촉하여 형성된다. 유사하게, 실리사이드 영역(54)은 도 3에 도시된 바와 같이 게이트 스택(37)의 일부인 층(20)의 일부 상에 그에 접촉하여 형성된다. 트랜지스터(40)는 소스/드레인 영역(56, 58), 측벽 스페이서(60), 라이너(62) 및 실리사이드 영역들(64, 66)을 구비한 N 채널 트랜지스터이다. 실리사이드 영역들(64, 66)은 각각 소스/드레인(56, 58) 상에 그에 접촉하여 형성된다.
전술한 명세서에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 이 분야의 통상적인 전문가는 첨부된 청구범위에 기재된 본 발명의 범위를 벗어나지 않고 다양한 수정 및 변형이 이루어질 수 있다는 것을 알 것이다. 예컨대, 도 1에 도시된 장치 구조에 대한 대안은 상부 도체 자체가 적층되거나, 재료들 중 하나가 단차 농도를 가진 합금으로 이루어진 것이다. 또한, 2개의 상이한 층(16, 18)은 본 명세서에서 특정된 것과 다른 재료들일 수 있다. 이들 두 층은 실제로 동일한 재료지만 원하는 일 함수 차이를 달성하기 위하여 이들 재료의 상이한 비율을 가질 수 있다. 또한, 층(18)이 먼저 피착되어, P 영역(36)에서 층(16)이 층(18) 상에 위치할 수 있다. 결과적으로, 도 2-4에 도시된 바와 같이 P 채널 트랜지스터 게이트 스택이 양 금속층을 갖는 대신에 N 채널 트랜지스터 게이트 스택이 양 금속을 갖게 된다. 다른 대체예는 상부 폴리실리콘 층을 텅스턴과 같이 보다 낮은 면 저항을 가진 재료로 대체하는 것이다. 따라서, 명세서 및 도면은 제한적인 것이 아니라 예시적인 것으로 간주되어야 하며, 이러한 모든 변형은 본 발명의 범위에 포함되는 것을 의도한다.
이익들, 이점들 및 문제에 대한 해결책들이 특정 실시예들과 관련하여 위에서 설명되었다. 그러나, 이익들, 이점들, 문제에 대한 해결책들, 및 임의의 이익, 이점 또는 해결책이 발생하거나 보다 명백해지게 할 수 있는 임의의 요소는 임의의 청구항들 또는 모든 청구항들의 중요한, 필요한 또는 필수적인 특징 또는 요소로서 해석되어서는 안 된다. 본 명세서에서 사용되는 "포함"이라는 용어 또는 그에 대한 임의의 다른 변형은 배타적이 아닌 포함을 커버하는 것으로 의도하며, 따라서 요소들의 리스트를 포함하는 프로세스, 방법, 물건 또는 장치는 이들 요소만을 포함하는 것이 아니라 명시적으로 열거되지 않았거나 이러한 프로세스, 방법, 물건 또는 장치에 고유한 다른 요소들을 포함할 수 있다.

Claims (25)

  1. 이중 금속 게이트 구조를 형성하는 프로세스에 있어서,
    제1 영역과 제2 영역을 가진 반도체 기판을 제공하는 단계-상기 제1 영역은 제1 도전형을 갖고, 상기 제2 영역은 상기 제1 도전형과 다른 제2 도전형을 가짐-;
    상기 반도체 기판의 제1 영역 및 제2 영역 상에 유전체층을 형성하는 단계;
    상기 유전체층 상에 제1 금속 함유 층을 형성하는 단계-상기 제1 금속 함유 층은 상기 반도체 기판의 제1 영역 상에 위치함-;
    상기 제1 금속 함유 층 및 상기 유전체층 상에 제2 금속 함유 층을 형성하는 단계-상기 제2 금속 함유 층은 상기 반도체 기판의 제2 영역 상에 위치하는 상기 유전체층의 일부와 직접 접촉함-;
    상기 제2 금속 함유 층 상에 패터닝된 마스킹 층을 형성하여 제1 게이트 스택 및 제2 게이트 스택을 정의하는 단계;
    상기 패터닝된 마스킹 층을 이용하여 상기 제2 금속 함유 층을 드라이 에칭함으로써 상기 제1 게이트 스택의 게이트 전극을 형성하는 단계; 및
    상기 패터닝된 마스킹 층을 이용하여 상기 제1 금속 함유 층의 적어도 제1 부분을 습식 에칭함으로써 상기 제2 게이트 스택의 게이트 전극을 형성하는 단계
    를 포함하는 프로세스.
  2. 제1항에 있어서, 상기 제1 및 제2 금속 함유 층들 중 하나는 적어도 4.6 전자 볼트(eV)의 일 함수를 가지며, 상기 제1 및 제2 금속 함유 층들 중 다른 하나는 최대 4.4 eV의 일 함수를 갖는 프로세스.
  3. 제1항에 있어서, 상기 제1 및 제2 금속 함유 층들 중 하나는 티타늄 질화물(TiN)을 포함하고, 상기 제1 및 제2 금속 함유 층들 중 다른 하나는 탄탈륨 실리콘 질화물(TaSiN)을 포함하는 프로세스.
  4. 제1항에 있어서, 상기 제1 및 제2 금속 함유 층들의 각각은 적어도 30 옹스트롬의 두께를 갖는 프로세스.
  5. 제1항에 있어서, 상기 제2 금속 함유 층은 합금을 포함하는 프로세스.
  6. 제1항에 있어서, 상기 제1 및 제2 금속 함유 층들의 각각은 합금을 포함하는 프로세스.
  7. 제1항에 있어서,
    상기 제2 금속 함유 층 상에 실리콘 함유 층을 형성하는 단계-상기 패터닝된 마스킹 층은 상기 실리콘 함유 층 상에 위치함-; 및
    상기 패터닝된 마스킹 층을 이용하여 상기 실리콘 함유 층을 드라이 에칭하는 단계
    를 더 포함하는 프로세스.
  8. 제7항에 있어서,
    상기 실리콘 함유 층 상에 반사 방지 코팅(ARC) 층을 형성하는 단계-상기 패터닝된 마스킹 층은 상기 ARC 층 상에 위치함-; 및
    상기 패터닝된 마스킹 층을 이용하여 상기 ARC 층을 드라이 에칭하는 단계
    를 더 포함하는 프로세스.
  9. 제8항에 있어서,
    상기 반도체 기판의 제1 및 제2 영역들 내에, 상기 제1 및 제2 게이트 스택들에 인접하는 도핑 영역들을 형성하고, 상기 제1 및 제2 게이트 스택들에 인접하는 측벽 스페이서들을 형성하여 제1 트랜지스터 및 제2 트랜지스터를 형성하는 단계
    를 더 포함하는 프로세스.
  10. 제1항에 있어서,
    상기 제1 금속 함유 층의 제2 부분을 드라이 에칭하는 단계
    를 더 포함하는 프로세스.
  11. 제1항에 있어서, 상기 제1 금속 함유 층을 습식 에칭하는 단계는 상기 제1 금속 함유 층의 전체 두께를 통해 습식 에칭하는 단계를 포함하는 프로세스.
  12. 제1항에 있어서, 상기 습식 에칭은 피라나 클린(piranha clean)을 이용하여 수행되는 프로세스.
  13. 제1항에 있어서, 상기 유전체층은 적어도 3.9의 유전 상수(K)를 가진 유전체를 포함하는 프로세스.
  14. 제1항에 있어서, 상기 제1 도전형은 N형 또는 P형 중 하나이고, 상기 제2 도전형은 N형 또는 P형 중 다른 하나인 프로세스.
  15. 이중 금속 게이트 구조를 형성하는 프로세스에 있어서,
    제1 영역 및 제2 영역을 가진 반도체 기판을 제공하는 단계-상기 제1 및 제2 영역들 중 하나는 P 영역이고, 상기 제1 및 제2 영역들 중 다른 하나는 N 영역임-;
    상기 반도체 기판의 제1 영역 및 제2 영역 상에 게이트 유전체층을 형성하는 단계;
    상기 유전체층 상에 제1 금속 함유 층을 형성하는 단계-상기 제1 금속 함유 층은 상기 반도체 기판의 제1 영역 상에 위치함-;
    상기 제1 금속 함유 층 및 상기 유전체 층 상에 제2 금속 함유 층을 형성하는 단계-상기 제2 금속 함유 층은 상기 반도체 기판의 제2 영역 상에 위치하는 상기 유전체층의 일부와 직접 접촉하고, 상기 제1 및 제2 금속 함유 층들 중 하나는 티타늄 질화물(TiN)을 포함하고, 상기 제1 및 제2 금속 함유 층들 중 다른 하나는 탄탈륨 실리콘 질화물(TaSiN)을 포함함-;
    상기 제2 금속 함유 층 상에 패터닝된 마스킹 층을 형성하여 제1 게이트 스택 및 제2 게이트 스택을 정의하는 단계;
    상기 패터닝된 마스킹 층을 이용하여 상기 제2 금속 함유 층을 드라이 에칭함으로써 상기 제1 게이트 스택의 게이트 전극을 형성하는 단계; 및
    상기 패터닝된 마스킹 층을 이용하여 상기 제1 금속 함유 층의 적어도 일부를 습식 에칭함으로써 상기 제2 게이트 스택의 게이트 전극을 형성하는 단계
    를 포함하는 프로세스.
  16. 제15항에 있어서, 상기 제1 및 제2 금속 함유 층들의 각각은 적어도 30 옹스트롬의 두께를 갖는 프로세스.
  17. 제15항에 있어서, 상기 제1 영역은 N 영역이고, 상기 제2 영역은 P 영역인 프로세스.
  18. 이중 금속 게이트 구조를 형성하는 프로세스에 있어서,
    제1 영역 및 제2 영역을 가진 반도체 기판을 제공하는 단계-상기 제1 영역은 제1 도전형을 갖고, 상기 제2 영역은 상기 제1 도전형과 다른 제2 도전형을 가짐-;
    상기 반도체 기판 상에 유전체 층을 형성하는 단계;
    상기 제1 영역 상에 제1 게이트 스택을 형성하는 단계-상기 제1 게이트 스택은 상기 유전체층 상에 위치하고 상기 유전체층과 물리적으로 접촉하는 제1 금속 함유 게이트 전극을 가지며, 상기 제1 게이트 스택을 형성하는 단계는 제1 금속 함유 층을 습식 에칭하여 상기 제1 금속 함유 게이트 전극을 형성하는 단계를 포함함-; 및
    상기 제2 영역 상에 제2 게이트 스택을 형성하는 단계- 상기 제2 게이트 스택은 상기 유전체층 상에 위치하고 상기 유전체층과 물리적으로 접촉하는 제2 금속 함유 게이트 전극을 가지며, 상기 제2 게이트 스택을 형성하는 단계는 제2 금속 함유 층을 드라이 에칭하여 상기 제2 금속 함유 게이트 전극을 형성하는 단계를 포함하고, 상기 제1 금속 함유 게이트 전극은 제1 일 함수를 가지며, 상기 제2 금속 함유 게이트 전극은 상기 제1 일 함수와 다른 제2 일 함수를 가짐-
    를 포함하는 프로세스.
  19. 제18항에 있어서, 상기 제1 및 제2 일 함수들 중 하나는 적어도 4.6 eV이고, 상기 제1 및 제2 일 함수들 중 다른 하나는 최대 4.4 eV인 프로세스.
  20. 제18항에 있어서, 상기 제1 및 제2 금속 함유 게이트 전극들의 각각은 적어도 30 옹스트롬의 두께를 갖는 프로세스.
  21. 제18항에 있어서, 상기 제1 및 제2 금속 함유 게이트 전극들 중 적어도 하나는 합금을 포함하는 프로세스.
  22. 제18항에 있어서, 상기 제1 게이트 스택을 형성하는 단계는 상기 제1 금속 함유 게이트 전극 상에 제1 실리콘 함유 부분을 형성하고 상기 제1 실리콘 함유 부분 상에 제1 ARC 부분을 형성하는 단계를 더 포함하고, 상기 제2 게이트 스택을 형성하는 단계는 상기 제2 금속 함유 게이트 전극 상에 제2 실리콘 함유 부분을 형성하고 상기 제2 실리콘 함유 부분 상에 제2 ARC 부분을 형성하는 단계를 더 포함하는 프로세스.
  23. 제18항에 있어서, 상기 제1 및 제2 금속 함유 게이트 전극들 중 하나는 티타늄 질화물(TiN)을 포함하고, 상기 제1 및 제2 금속 함유 게이트 전극들 중 다른 하나는 탄탈륨 실리콘 질화물(TaSiN)을 포함하는 프로세스.
  24. 제18항에 있어서, 상기 제1 도전형은 N형 또는 P형 중 하나이고, 상기 제2 도전형은 N형 또는 P형 중 다른 하나인 프로세스.
  25. 제24항에 있어서, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 프로세스.
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