JP4764030B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明の例は、CMOSデバイスに関し、PチャネルMISトランジスタのゲート電極が金属の炭素化合物を含んでいる点、又は、PチャネルMISトランジスタのゲート絶縁層とゲート電極との界面、若しくは、その界面とは異なる部分に、金属の炭素化合物が存在する点に特徴を有する。
次に、最良と思われるいくつかの実施の形態について説明する。
第1実施の形態は、NチャネルMISトランジスタのゲート電極の材料とPチャネルMISトランジスタのゲート電極の材料とが異なるCMOSデバイスに関する。
図2は、本発明の第1実施の形態に関わるCMOSデバイスの断面構造を示している。
NチャネルMISトランジスタは、N型拡散層5、N型エクステンション層6、ゲート絶縁層10及びゲート電極11から構成される。ゲート電極11の側壁には、サイドウォール絶縁層9が形成される。
PチャネルMISトランジスタは、P型拡散層7、P型エクステンション層8、ゲート絶縁層10及びゲート電極12から構成される。ゲート電極12の側壁には、サイドウォール絶縁層9が形成される。
次に、図2のCMOSデバイスの製造方法について、PチャネルMISトランジスタのゲート電極にTa(タンタル)の炭素化合物(TaxCy)を使用した場合を例にとり説明する。
第2実施の形態は、PチャネルMISトランジスタのゲート電極の主要部がNチャネルMISトランジスタのゲート電極と同じ材料から構成されるCMOSデバイスに関する。
図12は、本発明の第2実施の形態に関わるCMOSデバイスの断面構造を示している。
NチャネルMISトランジスタは、N型拡散層5、N型エクステンション層6、ゲート絶縁層10及びゲート電極11から構成される。ゲート電極11の側壁には、サイドウォール絶縁層9が形成される。
PチャネルMISトランジスタは、P型拡散層7、P型エクステンション層8、ゲート絶縁層10及びゲート電極11,12から構成される。ゲート電極11,12の側壁には、サイドウォール絶縁層9が形成される。
次に、図12のCMOSデバイスの製造方法の第1例について、PチャネルMISトランジスタのゲート電極にTa(タンタル)の炭素化合物(TaxCy)を使用した場合を例にとり説明する。
次に、図12のCMOSデバイスの製造方法の第2例について、PチャネルMISトランジスタのゲート電極にTa(タンタル)の炭素化合物(TaxCy)を使用した場合を例にとり説明する。
第3実施の形態は、PチャネルMISトランジスタのゲート絶縁層とゲート電極との界面構造がNチャネルMISトランジスタのそれと同じであるCMOSデバイスに関する。
図26は、本発明の第3実施の形態に関わるCMOSデバイスの断面構造を示している。
NチャネルMISトランジスタは、N型拡散層5、N型エクステンション層6、ゲート絶縁層10及びゲート電極11から構成される。ゲート電極11の側壁には、サイドウォール絶縁層9が形成される。
PチャネルMISトランジスタは、P型拡散層7、P型エクステンション層8、ゲート絶縁層10及びゲート電極11,12から構成される。ゲート電極11,12の側壁には、サイドウォール絶縁層9が形成される。
次に、図26のCMOSデバイスの製造方法について、PチャネルMISトランジスタのゲート電極にHf(ハフニウム)の炭素化合物(HfxCy)を使用した場合を例にとり説明する。
第4実施の形態は、上述の第1実施の形態の改良例である。第4実施の形態に関わるCMOSデバイスの特徴は、PチャネルMISトランジスタ及びNチャネルMISトランジスタのゲート電極の最上層が半導体(Si, SiGeなど)から構成される点にある。
図31は、本発明の第4実施の形態に関わるCMOSデバイスの断面構造を示している。
次に、図31のCMOSデバイスの製造方法について、PチャネルMISトランジスタのゲート電極にTa(タンタル)の炭素化合物(TaxCy)を使用した場合を例にとり説明する。
第5実施の形態は、上述の第2実施の形態の改良例である。第5実施の形態に関わるCMOSデバイスの特徴は、PチャネルMISトランジスタ及びNチャネルMISトランジスタのゲート電極の最上層が半導体(Si, SiGeなど)から構成される点にある。
図41は、本発明の第5実施の形態に関わるCMOSデバイスの断面構造を示している。
次に、図41のCMOSデバイスの製造方法について、PチャネルMISトランジスタのゲート電極にTa(タンタル)の炭素化合物(TaxCy)を使用した場合を例にとり説明する。
第6実施の形態は、上述の第3実施の形態の改良例である。第6実施の形態に関わるCMOSデバイスの特徴は、PチャネルMISトランジスタ及びNチャネルMISトランジスタのゲート電極の最上層が半導体(Si, SiGeなど)から構成される点にある。
図48は、本発明の第6実施の形態に関わるCMOSデバイスの断面構造を示している。
次に、図48のCMOSデバイスの製造方法について、PチャネルMISトランジスタのゲート電極にHf(ハフニウム)の炭素化合物(HfxCy)を使用した場合を例にとり説明する。
以上、説明したように、本発明の例によれば、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するCMOSデバイス、さらには、ステップ数の増加や複雑化がない製造方法を提供することができる。
Claims (23)
- N型半導体層と、前記N型半導体層上に形成される第1ゲート絶縁層と、前記第1ゲート絶縁層上に形成され、炭素化合物領域及び前記炭素化合物領域とは異なる導電領域とを含む第1ゲート電極とを有するPチャネルMISトランジスタ、及び、
P型半導体層と、前記P型半導体層上に形成される第2ゲート絶縁層と、前記第2ゲート絶縁層上に形成される第2ゲート電極とを有するNチャネルMISトランジスタを具備し、
前記炭素化合物領域は、Ta炭化物及びW炭化物のうちの1つからなり、
前記導電領域と前記第2ゲート電極とは、同一材料から形成される
ことを特徴とする半導体装置。 - 前記第2ゲート電極は、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yのいずれかの金属、又は、これらの金属のホウ化物、珪化物、若しくは、窒化珪化物からなることを特徴とする請求項1に記載の半導体装置。
- 前記第1ゲート絶縁層及び前記第1ゲート電極は、それぞれ、前記第1ゲート電極の仕事関数が4.80eV〜5.10eVの範囲内の値となるような材料から構成されることを特徴とする請求項1又は2に記載の半導体装置。
- N型半導体層と、前記N型半導体層上に形成される第1ゲート絶縁層と、前記第1ゲート絶縁層上に形成される第1ゲート電極とを有し、前記第1ゲート絶縁層と前記第1ゲート電極との界面に炭素化合物領域が存在するPチャネルMISトランジスタ、及び、
P型半導体層と、前記P型半導体層上に形成される第2ゲート絶縁層と、前記第2ゲート絶縁層上に形成される第2ゲート電極とを有するNチャネルMISトランジスタを具備し、
前記炭素化合物領域は、Ta炭化物及びW炭化物のうちの1つからなり、
前記第1及び第2ゲート電極とは、同一材料から形成される
ことを特徴とする半導体装置。 - N型半導体層と、前記N型半導体層上に形成される第1ゲート絶縁層と、前記第1ゲート絶縁層上に形成される第1ゲート電極とを有し、前記第1ゲート電極内に炭素化合物領域が存在するPチャネルMISトランジスタ、及び、
P型半導体層と、前記P型半導体層上に形成される第2ゲート絶縁層と、前記第2ゲート絶縁層上に形成される第2ゲート電極とを有するNチャネルMISトランジスタを具備し、
前記炭素化合物領域は、Ta炭化物及びW炭化物のうちの1つからなり、
前記第1及び第2ゲート電極とは、Ta及びWのうちの1つ、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなる
ことを特徴とする半導体装置。 - 前記第1ゲート絶縁層、前記第1ゲート電極及び前記炭素化合物領域は、それぞれ、前記第1ゲート電極の仕事関数が4.80eV〜5.10eVの範囲内の値となるような材料から構成されることを特徴とする請求項4又は5に記載の半導体装置。
- 前記炭素化合物領域は、前記導電領域よりも厚く、前記導電領域は、3nm以下の厚さであることを特徴とする請求項1に記載の半導体装置。
- 前記第1及び第2ゲート電極は、共に、積層構造を有し、その最上層は、Si及びSiGeのうちの1つから構成されることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 前記第1ゲート絶縁層は、SiO2, SiON, TiO2, HfO2, Ta2O5, ZrO2, HfSiO, ZrSiO, HfSiON, ZrSiON, HfON, ZrON, La2O3, LaSiO, LaAlO, LaHfO, TiAlOのグループから選択される1つであることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。
- 前記炭素化合物領域は、Ta炭化物からなることを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。
- 前記炭素化合物領域は、TaxCy (x及びyは組成比を表す)からなることを特徴とする請求項10に記載の半導体装置。
- 前記TaxCyは、(111)配向を有することを特徴とする請求項11に記載の半導体装置。
- 前記第1ゲート絶縁層は、HfSiONであることを特徴とする請求項12に記載の半導体装置。
- P型半導体領域上及びN型半導体領域上にゲート絶縁層を形成する工程と、前記N型半導体領域上の前記ゲート絶縁層上に炭素層を形成する工程と、前記P型半導体領域上の前記ゲート絶縁層上及び前記炭素層上に、金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、熱処理により前記炭素層を前記金属の炭素化合物に変換する工程と、前記ゲート材料及び前記金属の炭素化合物をエッチングし、前記ゲート材料からなる第1ゲート電極と前記ゲート材料及び前記金属の炭素化合物からなる第2ゲート電極とを形成する工程と、前記P型半導体領域内にN型拡散層を形成し、前記N型半導体領域内にP型拡散層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
- 前記炭素層の厚さは、2nm〜5nmの範囲内の値に設定されることを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記熱処理の温度は、500℃〜1100℃の範囲内の値に設定されることを特徴とする請求項14又は15に記載の半導体装置の製造方法。
- P型半導体領域上及びN型半導体領域上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、Ta及びWのうちの1つからなる金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、前記N型半導体領域上の前記ゲート材料内に炭素をイオン注入する工程と、熱処理により、前記N型半導体領域上の前記ゲート絶縁層と前記ゲート材料との界面にTa炭化物及びW炭化物のうちの1つからなる炭素化合物を形成する工程と、前記ゲート材料及び前記炭素化合物をエッチングし、前記ゲート材料からなる第1ゲート電極と前記ゲート材料及び前記炭素化合物からなる第2ゲート電極とを形成する工程と、前記P型半導体領域内にN型拡散層を形成し、前記N型半導体領域内にP型拡散層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
- 前記熱処理は、温度200℃〜400℃での1時間以上の熱処理と、温度500℃〜1100℃の熱処理とから構成されることを特徴とする請求項17に記載の半導体装置の製造方法。
- P型半導体領域上及びN型半導体領域上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、Ta及びWのうちの1つからなる金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、前記N型半導体領域上の前記ゲート材料内に炭素をイオン注入する工程と、熱処理により、前記N型半導体領域上の前記ゲート材料の上部にTa炭化物及びW炭化物のうちの1つからなる炭素化合物を形成する工程と、前記ゲート材料及び前記炭素化合物をエッチングし、前記ゲート材料からなる第1ゲート電極と前記ゲート材料及び前記炭素化合物からなる第2ゲート電極とを形成する工程と、前記P型半導体領域内にN型拡散層を形成し、前記N型半導体領域内にP型拡散層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
- 前記熱処理の温度は、500℃〜1100℃の範囲内の値に設定されることを特徴とする請求項19に記載の半導体装置の製造方法。
- 前記ゲート材料上に、Si及びSiGeのうちの1つを形成する工程をさらに具備することを特徴とする請求項14乃至18のいずれか1項に記載の半導体装置の製造方法。
- P型半導体領域上及びN型半導体領域上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、Ta及びWのうちの1つからなる金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、前記ゲート材料上にSi及びSiGeのうちの1つから構成される半導体層を形成する工程と、前記N型半導体領域上の前記半導体層内に炭素をイオン注入する工程と、熱処理により、前記N型半導体領域上の前記ゲート材料と前記半導体層との界面にTa炭化物及びW炭化物のうちの1つからなる炭素化合物を形成する工程と、前記ゲート材料、前記炭素化合物及び前記半導体層をエッチングし、前記ゲート材料及び前記半導体層からなる第1ゲート電極と、前記ゲート材料、前記炭素化合物及び前記半導体層からなる第2ゲート電極とを形成する工程と、前記P型半導体領域内にN型拡散層を形成し、前記N型半導体領域内にP型拡散層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
- 前記熱処理は、温度200℃〜400℃での1時間以上の熱処理と、温度500℃〜1100℃の熱処理とから構成されることを特徴とする請求項22に記載の半導体装置の製造方法。
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