JP4764030B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
ゲート長がサブミクロンサイズとなる次世代のＣＭＯＳ(complementary metal oxide semiconductor）デバイスを製造する場合、それを構成するＭＩＳトランジスタのゲート電極としては、それよりも前の世代に用いられていたシリコンをそのまま利用できない可能性が高い。
その理由の一つは、シリコンのシート抵抗が数十Ω／□と高いため、これをゲート電極に使用すると、いわゆるＲＣ遅延がデバイス動作上無視できなくなるためである。一般的には、ゲート長がサブミクロンサイズのデバイスについては、ＲＣ遅延を無視できるゲート電極のシート抵抗は５Ω／□以下と考えられている。
もう一つの理由としては、ゲート電極の空乏化がある。不純物（ドーパント）のシリコンに対する固溶限界は、１×１０２０ｃｍ−３程度であるため、ゲート電極をシリコンから構成した場合、ゲート電極に有限の長さの空乏層が広がり、これがＭＩＳトランジスタの電流駆動力の低下を発生させる。
具体的には、この空乏層は、ゲート電極とチャネルとの間においてゲート絶縁層に直列接続された容量となるため、ＭＩＳトランジスタのゲート容量は、実質的には、ゲート絶縁層による容量に空乏層による容量が上乗せされた形となってしまう。この上乗せされた容量は、例えば、ゲート絶縁層を構成する酸化シリコンの厚さに換算すると、約０．３ｎｍとなる。
今後、ＭＩＳトランジスタのゲート絶縁層の厚さは、酸化シリコンを使用する場合には１．５ｎｍ以下となることが想定されるため、空乏層による容量は、ゲート絶縁層によるそれの２割以上となり、無視できない。
ところで、このような問題を解決するための一つの手段として、シリコンゲート電極に高濃度の不純物（リン、ボロンなど）を添加し、その比抵抗を下げる試みがなされている。しかし、ゲート長がサブミクロンサイズのＭＩＳトランジスタでは、既に述べたように、ゲート絶縁層の厚さが１．５ｎｍ以下となる。この場合、ゲート電極内の不純物がゲート絶縁層を通過し、シリコン基板に拡散若しくは突き抜ける、という問題が発生する。
このような不純物の拡散若しくは突き抜けは、ＭＩＳトランジスタの駆動力や閾値電圧の変動の原因となる。
そこで、近年では、モリブデン、タングステン、タンタルなどの高融点金属或いはこれらの窒化物をゲート電極として使用する試みがなされている。これは、いわゆるメタルゲート技術と称される。
メタルゲート技術によれば、ゲート電極は、シリコンよりも比抵抗が小さいメタルから構成されるため、基本的にはＲＣ遅延を無視することができる。また、メタルには原理的に空乏層が発生しないので、シリコンゲートに発生するような空乏層によるＭＩＳトランジスタの電流駆動力の低下は発生しない。さらに、メタルゲートには低抵抗化のための不純物を添加する必要もないため、不純物の拡散若しくは突き抜けによるＭＩＳトランジスタの駆動力や閾値電圧の変動もない。
しかし、メタルゲート技術も完璧ではなく、それによりＣＭＯＳデバイスを形成する場合には、以下に挙げる特有の問題が発生する。
即ち、メタルゲート技術では、ＰチャネルＭＩＳトランジスタについては、Ｐ＋シリコンに近い仕事関数を持つ金属材料をゲート電極として使用し、ＮチャネルＭＩＳトランジスタについては、Ｎ＋シリコンに近い仕事関数を持つ金属材料をゲート電極として使用しなければならない。こうすることで、ＰチャネルＭＩＳトランジスタ及びＮチャネルＭＩＳトランジスタの閾値電圧を適切な値に設定することができるからである。
これは、いわゆるデュアルφ(ファイ)メタルゲート技術と称されるが、現実的には、Ｐ＋シリコン若しくはＮ＋シリコンに近い仕事関数を持つ金属材料であって、耐熱性に優れたものを見つけ出すことは困難であり、現状では、このような条件を満たした最適なゲート絶縁層及びゲート電極の材料は発見されていない。
また、仮に、耐熱性を有し、かつ、適切な仕事関数を持つゲート絶縁層若しくはゲート電極のための金属材料が発見されたとしても、これをＬＳＩの製造プロセスにより形成できなければ意味をなさない。つまり、デュアルφメタルゲート技術によるＭＩＳトランジスタの構造に加え、ステップ数の増加や複雑化がない製造方法の提案が望まれる。
特開２００４−２０７４８１号公報 J.K.Schaeffer et.al., "Challenges for the Integration of Metal Gate Electrodes", 2004 IEEE, p.p.287-290 H.-H.Tseng et.al., "Improved Short Channel Device Characteristics with Stress Relieved Pre-Oxide(SRPO) And a Novel Tantalum Carbon Alloy Metal Gate/HfO2 Stack", 2004 IEEE, p.p.821-824
本発明は、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するＣＭＯＳデバイスを提案すると共に、ステップ数の増加や複雑化がない製造方法を提案する。
本発明の第１例に係わる半導体装置は、Ｎ型半導体層と、前記Ｎ型半導体層上に形成される第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成され、炭素化合物領域及び前記炭素化合物領域とは異なる導電領域とを含む第１ゲート電極とを有するＰチャネルＭＩＳトランジスタ、及び、Ｐ型半導体層と、前記Ｐ型半導体層上に形成される第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成される第２ゲート電極とを有するＮチャネルＭＩＳトランジスタを備え、前記炭素化合物領域は、Ta炭化物及びW炭化物のうちの１つからなり、前記導電領域と前記第２ゲート電極とは、同一材料から形成される。
前記第２ゲート電極は、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yのいずれかの金属、又は、これらの金属のホウ化物、珪化物、若しくは、窒化珪化物からなる。前記第１ゲート絶縁層及び前記第１ゲート電極は、それぞれ、前記第１ゲート電極の仕事関数が4.80eV〜5.10eVの範囲内の値となるような材料から構成される。
本発明の第２例に係わる半導体装置は、Ｎ型半導体層と、前記Ｎ型半導体層上に形成される第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成される第１ゲート電極とを有し、前記第１ゲート絶縁層と前記第１ゲート電極との界面に炭素化合物領域が存在するＰチャネルＭＩＳトランジスタ、及び、Ｐ型半導体層と、前記Ｐ型半導体層上に形成される第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成される第２ゲート電極とを有するＮチャネルＭＩＳトランジスタを備え、前記炭素化合物領域は、Ta炭化物及びW炭化物のうちの１つからなり、前記第１及び第２ゲート電極とは、同一材料から形成される。
本発明の第３例に係わる半導体装置は、Ｎ型半導体層と、前記Ｎ型半導体層上に形成される第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成される第１ゲート電極とを有し、前記第１ゲート電極内に炭素化合物領域が存在するＰチャネルＭＩＳトランジスタ、及び、Ｐ型半導体層と、前記Ｐ型半導体層上に形成される第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成される第２ゲート電極とを有するＮチャネルＭＩＳトランジスタを備え、前記炭素化合物領域は、Ta炭化物及びW炭化物のうちの１つからなり、前記第１及び第２ゲート電極とは、Ta及びWのうちの１つ、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなる。
前記第１ゲート絶縁層、前記第１ゲート電極及び前記炭素化合物領域は、それぞれ、前記第１ゲート電極の仕事関数が4.80eV〜5.10eVの範囲内の値となるような材料から構成される。前記炭素化合物領域は、前記導電領域よりも厚く、前記導電領域は、３ｎｍ以下の厚さである。
本発明の第４例〜第６例に係わる半導体装置によれば、前記第１及び第２ゲート電極は、共に、積層構造を有し、その最上層は、Si及びSiGeのうちの１つから構成される。
前記第１ゲート絶縁層は、SiO2, SiON, TiO2, HfO2, Ta2O5, ZrO2, HfSiO, ZrSiO, HfSiON, ZrSiON, HfON, ZrON, La2O3, LaSiO, LaAlO, LaHfO, TiAlOのグループから選択される１つである。
本発明の第１例に係わる半導体装置の製造方法は、Ｐ型半導体領域上及びＮ型半導体領域上にゲート絶縁層を形成する工程と、前記Ｎ型半導体領域上の前記ゲート絶縁層上に炭素層を形成する工程と、前記Ｐ型半導体領域上の前記ゲート絶縁層上及び前記炭素層上に、金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、熱処理により前記炭素層を前記金属の炭素化合物に変換する工程と、前記ゲート材料及び前記金属の炭素化合物をエッチングし、前記ゲート材料からなる第１ゲート電極と前記ゲート材料及び前記金属の炭素化合物からなる第２ゲート電極とを形成する工程と、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程とを備える。
前記炭素層の厚さは、例えば、２ｎｍ〜５ｎｍの範囲内の値に設定され、前記熱処理の温度は、５００℃〜１１００℃の範囲内の値に設定される。
本発明の第２例に係わる半導体装置の製造方法は、Ｐ型半導体領域上及びＮ型半導体領域上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、Ta及びWのうちの１つからなる金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、前記Ｎ型半導体領域上の前記ゲート材料内に炭素をイオン注入する工程と、熱処理により、前記Ｎ型半導体領域上の前記ゲート絶縁層と前記ゲート材料との界面にTa炭化物及びW炭化物のうちの１つからなる炭素化合物を形成する工程と、前記ゲート材料及び前記炭素化合物をエッチングし、前記ゲート材料からなる第１ゲート電極と前記ゲート材料及び前記炭素化合物からなる第２ゲート電極とを形成する工程と、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程とを備える。
前記熱処理は、例えば、温度２００℃〜４００℃での１時間以上の熱処理と、温度５００℃〜１１００℃の熱処理とから構成される。
本発明の第３例に係わる半導体装置の製造方法は、Ｐ型半導体領域上及びＮ型半導体領域上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、Ta及びWのうちの１つからなる金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、前記Ｎ型半導体領域上の前記ゲート材料内に炭素をイオン注入する工程と、熱処理により、前記Ｎ型半導体領域上の前記ゲート材料の上部にTa炭化物及びW炭化物のうちの１つからなる炭素化合物を形成する工程と、前記ゲート材料及び前記炭素化合物をエッチングし、前記ゲート材料からなる第１ゲート電極と前記ゲート材料及び前記炭素化合物からなる第２ゲート電極とを形成する工程と、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程とを備える。
前記熱処理の温度は、例えば、５００℃〜１１００℃の範囲内の値に設定される。
本発明の第５例に関わる半導体装置の製造方法によれば、前記第１及び第２ゲート材料上に、Si 及び SiGe のうちの１つを形成する工程をさらに備えていてもよい。 本発明の第６例に関わる半導体装置の製造方法によれば、前記ゲート材料上に、Si 及び SiGe のうちの１つを形成する工程をさらに備えていてもよい。
本発明の第４例に係わる半導体装置の製造方法は、Ｐ型半導体領域上及びＮ型半導体領域上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、Ta及びWのうちの１つからなる金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、前記ゲート材料上にSi及びSiGeのうちの１つから構成される半導体層を形成する工程と、前記Ｎ型半導体領域上の前記半導体層内に炭素をイオン注入する工程と、熱処理により、前記Ｎ型半導体領域上の前記ゲート材料と前記半導体層との界面にTa炭化物及びW炭化物のうちの１つからなる炭素化合物を形成する工程と、前記ゲート材料、前記炭素化合物及び前記半導体層をエッチングし、前記ゲート材料及び前記半導体層からなる第１ゲート電極と、前記ゲート材料、前記炭素化合物及び前記半導体層からなる第２ゲート電極とを形成する工程と、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程とを備える。
前記熱処理は、温度２００℃〜４００℃での１時間以上の熱処理と、温度５００℃〜１１００℃の熱処理とから構成される。
本発明の例によれば、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するＣＭＯＳデバイス、さらには、ステップ数の増加や複雑化がない製造方法を提供できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例は、ＣＭＯＳデバイスに関し、ＰチャネルＭＩＳトランジスタのゲート電極が金属の炭素化合物を含んでいる点、又は、ＰチャネルＭＩＳトランジスタのゲート絶縁層とゲート電極との界面、若しくは、その界面とは異なる部分に、金属の炭素化合物が存在する点に特徴を有する。
炭素化合物を構成する金属としては、耐熱性などを考慮し、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yのグループのうちの一つが選択される。
ＮチャネルＭＩＳトランジスタのゲート電極としては、例えば、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yのいずれかの金属、又は、これら金属のホウ化物、珪化物、若しくは、窒化珪化物から構成される。
ＰチャネルＭＩＳトランジスタのゲート電極の主要部は、設計、加工上の観点から、ＮチャネルＭＩＳトランジスタのゲート電極と同じ材料、例えば、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yのいずれかの金属、又は、これら金属のホウ化物、珪化物、若しくは、窒化珪化物から構成されていてもよい。
また、耐腐食性、耐酸化性などを考慮し、ＰチャネルＭＩＳトランジスタ及びＮチャネルＭＩＳトランジスタのゲート電極は、共に、積層構造を有し、その最上層は、Si 及び SiGeのうちの１つから構成されていてもよい。
このような構造とすることにより、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するＣＭＯＳデバイスを提供できる。
ここで、タンタルの炭素化合物(TaxCy)をゲート電極として用いる技術が存在する（非特許文献１参照）。
この技術によれば、真空仕事関数が3.7 eVのTaxCyをHfO2上に形成すると、その仕事関数は、電気的に4.18 eV となることが示されている。この値は、図１に示すように、ＣＭＯＳデバイスのＮチャネルＭＩＳトランジスタのゲート電極として適した値であり、非特許文献１では、実際に、TaxCyをゲート電極として用いたＮチャネルＭＩＳトランジスタの特性について検討している。
これに対し、本発明の例では、ＰチャネルＭＩＳトランジスタのゲート電極を対象とする。これは、既に述べた従来の問題が主としてＰチャネルＭＩＳトランジスタにおいて大きな影響を及ぼすからである。つまり、キャリアが正孔（ホール）であるＰチャネルＭＩＳトランジスタは、キャリアが電子（エレクトロン）であるＮチャネルＭＩＳトランジスタよりもスイッチング速度が遅く、また、不純物の拡散若しくは突き抜けによる駆動力や閾値電圧の変動も大きい。
そこで、本発明の例では、まず、ＰチャネルＭＩＳトランジスタに適したゲート電極の仕事関数を得るためのゲート電極とゲート絶縁層との組み合わせを発見することから出発する。このようなことから、本発明の例は、非特許文献１に開示さる技術思想とは全く異なるものである。
本発明の例では、ＰチャネルＭＩＳトランジスタのゲート電極として、例えば、タンタルの炭素化合物(TaxCy)を用いる。TaxCyの真空仕事関数は、上述のように、3.7 eVであるが、図１に示すように、例えば、ゲート絶縁層としてHfSiONを使用すると、TaxCyの仕事関数は4.94 eVとなり、また、ゲート絶縁層としてSiO2を使用すると、TaxCyの仕事関数は4.78 eVとなる。
この値は、ＰチャネルＭＩＳトランジスタのゲート電極として適した値であり、本発明の例では、これにより、耐熱性に優れ、駆動力や閾値電圧の変動もない高速スイッチングが可能なＰチャネルＭＩＳトランジスタを提供する。
表１に、ＰチャネルＭＩＳトランジスタのゲート電極として適した仕事関数を得るためのゲート電極及びゲート絶縁層の材料の組み合わせ例を示す。
Figure 0004764030
一般的には、ゲート絶縁層としてHfSiON を用いたときのゲート電極の仕事関数は、ゲート絶縁層としてSiO2 を用いたときのゲート電極の仕事関数よりも0.2 eV 〜 0.3 eV ほど高くなる。
尚、ＰチャネルＭＩＳトランジスタのゲート電極としてTaxCyを使用する場合、TaxCy は、結晶状態となる。TaxCy が(111)配向であるとき、最もＰチャネルＭＩＳトランジスタとして適した閾値電圧を得ることができる。
これは、TaxCy の(111)面の原子面密度が高いためである。固体から電子を引っ張り出すエネルギーである仕事関数は、一般に、原子面密度の高い材料ほど高くなる。
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
(1) 第１実施の形態
第１実施の形態は、ＮチャネルＭＩＳトランジスタのゲート電極の材料とＰチャネルＭＩＳトランジスタのゲート電極の材料とが異なるＣＭＯＳデバイスに関する。
A. 構造
図２は、本発明の第１実施の形態に関わるＣＭＯＳデバイスの断面構造を示している。
半導体基板１内には、Ｐ型ウェル領域２及びＮ型ウェル領域３が配置される。Ｐ型ウェル領域２とＮ型ウェル領域３は、ＳＴＩ(Shallow Trench Isolation)構造の素子分離層４により分離される。
Ｐ型ウェル領域２内には、ＮチャネルＭＩＳトランジスタが配置される。
ＮチャネルＭＩＳトランジスタは、Ｎ型拡散層５、Ｎ型エクステンション層６、ゲート絶縁層１０及びゲート電極１１から構成される。ゲート電極１１の側壁には、サイドウォール絶縁層９が形成される。
ＮチャネルＭＩＳトランジスタのゲート電極１１は、図１に示すように、例えば、4.10 eV 〜 4.40 eV の範囲内に仕事関数を持つような材料から構成される。ここでは、このような材料を、低仕事関数材料と称することにする。低仕事関数材料としては、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yなどの金属、又は、これら金属のホウ化物、珪化物、若しくは、窒化珪化物が存在する。
ＬＳＩプロセスのための耐熱性や化学的安定性の観点からは、ＮチャネルＭＩＳトランジスタのゲート電極としては、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yなどの金属のホウ化物又は窒化珪化物を用いるのが最も好ましい。
Ｎ型ウェル領域３内には、ＰチャネルＭＩＳトランジスタが配置される。
ＰチャネルＭＩＳトランジスタは、Ｐ型拡散層７、Ｐ型エクステンション層８、ゲート絶縁層１０及びゲート電極１２から構成される。ゲート電極１２の側壁には、サイドウォール絶縁層９が形成される。
ＰチャネルＭＩＳトランジスタのゲート電極１２は、図１に示すように、例えば、4.80 eV 〜 5.10 eV の範囲内に仕事関数を持つような材料から構成される。ここでは、このような材料を、高仕事関数材料と称することにする。高仕事関数材料としては、ゲート絶縁層１０として SiO2 や HfSiON などの絶縁材料を用いる場合には、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yなどの金属の炭素化合物を使用する。
このような金属の炭素化合物は、２０００℃以上の融点を持ち、化学的に不活性であるため、ＬＳＩプロセスのための耐熱性や化学的安定性の観点からは、非常に優れている。
以上のように、第１実施の形態では、ＮチャネルＭＩＳトランジスタのゲート電極を低仕事関数の材料から構成すると共に、ＰチャネルＭＩＳトランジスタのゲート電極を高仕事関数を持つ金属の炭素化合物から構成することにより、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するＣＭＯＳデバイスを提供できる。
B. 製造方法
次に、図２のＣＭＯＳデバイスの製造方法について、ＰチャネルＭＩＳトランジスタのゲート電極にTa(タンタル)の炭素化合物(TaxCy)を使用した場合を例にとり説明する。
まず、図３に示すように、通常のＬＳＩプロセスにより、半導体基板１内に、Ｐ型ウェル領域２、Ｎ型ウェル領域３及び素子分離層４をそれぞれ形成する。この後、例えば、ＭＯＣＶＤ法により、ゲート絶縁層１０を形成する。
尚、ゲート絶縁層１０としては、SiO2, SiON, TiO2, HfO2, Ta2O5, ZrO2, HfSiO, ZrSiO, HfSiON, ZrSiON, HfON, ZrON, La2O3, LaSiO, LaAlO, LaHfO, TiAlO などの高誘電体を用いることができる。
次に、図４に示すように、例えば、ＬＰＣＶＤ法により、ゲート絶縁層１０上に厚さ約３００ｎｍの窒化シリコンを形成し、続けて、ＰＥＰ(Photo Engraving Process)により、この窒化シリコンをパターニングし、Ｐ型ウェル領域２上に窒化シリコンからなるマスク材１６を形成する。
次に、図５に示すように、ゲート絶縁層１０上及びマスク材１６上に、金属の炭素化合物（以下、金属炭化物）１２、本例では、TaxCy を、厚さ約１００ｎｍで形成する。
ここで、金属炭化物１２は、スパッタ法、ＣＶＤ法などの成膜方法を用いて形成できるが、本例では、後述するように、マスク材１６上の金属炭化物１２についてリフトオフ法により剥離する手法を採用するため、段差部分における被覆性が悪いスパッタ法により金属炭化物１２を形成することが好ましい。
また、ゲート絶縁層１０の損傷を避ける、という観点からは、材料源となるターゲットと半導体基板との間隔を十分に広げたいわゆるロングスロースパッタ装置を用いるスパッタ法（ロングスロースパッタ法）を採用することもできる。
尚、ガス圧、ガス流量、プラズマ電力などの成膜条件については、特に制限はなく、一般的な成膜パラメータを用いて決定すればよい。
金属炭化物１２であるTaxCy の組成に関しては、スパッタ法を採用する場合には、ターゲットとして、化学量論組成がTaC(x=1,y=1)又はそれに近い材料を用いることにより、化学的に安定したゲート電極を提供することができる。
この場合、金属炭化物１２であるTaxCyの組成が変動したとしても、その変動幅が１０％程度であれば、化学的安定性や仕事関数の値に大きな影響を与えることはほぼない。
次に、図６に示すように、リフトオフ法により、図５に示すマスク材１６と共に、マスク材１６上の金属炭化物１２を剥離する。例えば、熱燐酸を用いて、窒化シリコンからなるマスク材１６を剥離すれば、同時に、マスク材１６上の金属炭化物１２も剥離される。この時、Ｎ型ウェル領域３の上部に存在する金属炭化物１２は、化学的に安定な状態となっているため、剥離されることはない。
次に、図７に示すように、ゲート絶縁層１０上及び金属炭化物１２上に、低仕事関数を有する金属の窒化珪化物１１、本例では、TaSiN を、厚さ約１２０ｎｍで形成する。
ここで、金属の窒化珪化物１１は、スパッタ法、ＣＶＤ法などの成膜方法を用いて形成できるが、本例では、ゲート絶縁層１０の損傷を避けるため、ＣＶＤ法或いはロングスロースパッタ法を利用することが好ましい。
次に、図８に示すように、ＣＭＰ(Chemical Mechanical Polishing) 法などの平坦化技術を用いて金属の窒化珪化物１１を研磨し、Ｎ型ウェル領域３の上部に存在する金属の窒化珪化物１１を除去する。
次に、図９に示すように、ＰＥＰにより、ゲート電極の加工のためのフォトレジスト１７を形成し、このフォトレジスト１７をマスクにして、金属の窒化珪化物１１、金属炭化物１２及びゲート絶縁層１０をエッチングする。この後、フォトレジスト１７を除去する。
その結果、図１０に示すように、Ｐウェル領域２上には、ゲート絶縁層１０及び低仕事関数のゲート電極１１が形成され、Ｎウェル領域３上には、ゲート絶縁層１０及び金属炭化物(TaxCy)からなるゲート電極１２が形成される。
ここで、本例では、ＮチャネルＭＩＳトランジスタのゲート電極１１は、TaSiN から構成され、ＰチャネルＭＩＳトランジスタのゲート電極１２は、TaxCy から構成される。
このように、ゲート電極１１，１２の双方に、同種の金属、本例では、Ta を用いれば、両電極を同時加工するための反応ガスの選択が容易となる。
最後に、図１１に示すように、通常のＬＳＩプロセスにより、ゲート電極１１，１２の側壁には、サイドウォール絶縁層９を形成し、Ｐウェル領域２内には、Ｎ型拡散層５及びＮ型エクステンション層６を形成し、Ｎウェル領域３内には、Ｐ型拡散層７及びＰ型エクステンション層８を形成する。
以上の工程により、図２のＣＭＯＳデバイスが完成する。
(2) 第２実施の形態
第２実施の形態は、ＰチャネルＭＩＳトランジスタのゲート電極の主要部がＮチャネルＭＩＳトランジスタのゲート電極と同じ材料から構成されるＣＭＯＳデバイスに関する。
A. 構造
図１２は、本発明の第２実施の形態に関わるＣＭＯＳデバイスの断面構造を示している。
半導体基板１内には、Ｐ型ウェル領域２及びＮ型ウェル領域３が配置される。Ｐ型ウェル領域２とＮ型ウェル領域３は、ＳＴＩ構造の素子分離層４により分離される。
Ｐ型ウェル領域２内には、ＮチャネルＭＩＳトランジスタが配置される。
ＮチャネルＭＩＳトランジスタは、Ｎ型拡散層５、Ｎ型エクステンション層６、ゲート絶縁層１０及びゲート電極１１から構成される。ゲート電極１１の側壁には、サイドウォール絶縁層９が形成される。
ＮチャネルＭＩＳトランジスタのゲート電極１１は、第１実施の形態と同様に、例えば、4.10 eV 〜 4.40 eV の範囲内に仕事関数を持つ低仕事関数材料から構成される。低仕事関数材料としては、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yなどの金属、又は、これら金属のホウ化物、珪化物、若しくは、窒化珪化物が存在する。
ＬＳＩプロセスのための耐熱性や化学的安定性の観点からは、ＮチャネルＭＩＳトランジスタのゲート電極としては、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yなどの金属のホウ化物又は窒化珪化物を用いるのが最も好ましい。
Ｎ型ウェル領域３内には、ＰチャネルＭＩＳトランジスタが配置される。
ＰチャネルＭＩＳトランジスタは、Ｐ型拡散層７、Ｐ型エクステンション層８、ゲート絶縁層１０及びゲート電極１１，１２から構成される。ゲート電極１１，１２の側壁には、サイドウォール絶縁層９が形成される。
ＰチャネルＭＩＳトランジスタのゲート電極１１，１２は、積層構造を有する。ゲート電極１１は、ＮチャネルＭＩＳトランジスタのゲート電極１１と同じ低仕事関数材料から構成される。また、ゲート電極１２は、ゲート絶縁層１０とゲート電極１１との間に配置され、例えば、4.80 eV 〜 5.10 eV の範囲内に仕事関数を持つような高仕事関数材料から構成される。
高仕事関数材料としては、ゲート絶縁層１０として SiO2 や HfSiON などの絶縁材料を用いる場合には、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yなどの金属の炭素化合物を使用する。
このような金属の炭素化合物は、２０００℃以上の融点を持ち、化学的に不活性であるため、ＬＳＩプロセスのための耐熱性や化学的安定性の観点からは、非常に優れている。
尚、ＰチャネルＭＩＳトランジスタのゲート電極１２がゲート電極１１と同種の金属、例えば、Ta から構成されるような場合には、ゲート電極１２は、ゲート電極１１、例えば、TaSiN の一部であって、その一部に炭素原子(C) が含まれた構造であってもよい。
以上のように、第２実施の形態では、ＰチャネルＭＩＳトランジスタのゲート電極が高仕事関数を持つ金属の炭素化合物を含んでいるため、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を持つＣＭＯＳデバイスを提供できる。
また、第２実施の形態では、ＰチャネルＭＩＳトランジスタのゲート電極の主要部、即ち、ゲート電極１１が、ＮチャネルＭＩＳトランジスタのゲート電極１１と同じ材料から構成されるため、耐熱保証のための熱予算の設計容易性や加工容易性などの面で大きなメリットを得ることができる。
B. 製造方法（第１例）
次に、図１２のＣＭＯＳデバイスの製造方法の第１例について、ＰチャネルＭＩＳトランジスタのゲート電極にTa(タンタル)の炭素化合物(TaxCy)を使用した場合を例にとり説明する。
まず、図１３に示すように、通常のＬＳＩプロセスにより、半導体基板１内に、Ｐ型ウェル領域２、Ｎ型ウェル領域３及び素子分離層４をそれぞれ形成する。この後、例えば、ＭＯＣＶＤ法により、ゲート絶縁層１０を形成する。
尚、ゲート絶縁層１０としては、SiO2, SiON, TiO2, HfO2, Ta2O5, ZrO2, HfSiO, ZrSiO, HfSiON, ZrSiON, HfON, ZrON, La2O3, LaSiO, LaAlO, LaHfO, TiAlO などの高誘電体を用いることができる。
次に、図１４に示すように、例えば、ＬＰＣＶＤ法により、ゲート絶縁層１０上に厚さ約５ｎｍの酸化シリコンを形成し、続けて、ＰＥＰ(Photo Engraving Process)により、この酸化シリコンをパターニングし、Ｐ型ウェル領域２上に酸化シリコンからなるマスク材１８を形成する。
また、スパッタ法やＣＶＤ法などの成膜方法を用いて、ゲート絶縁層１０上及びマスク材１８上に炭素層１９を形成する。
ここで、炭素層１９の厚さは、２ｎｍ以上、５ｎｍ以下の範囲内の値に設定することが好ましい。炭素層１９を構成する炭素原子の連続性を確保するためには、その厚さを２ｎｍ以上にする必要があり、また、炭素層１９の厚さが５ｎｍを超えると、炭素層１９と金属を反応させて金属炭化物を形成するときの歪みによりゲート電極がゲート絶縁層から剥がれ易くなるためである。
また、炭素層１９が２ｎｍ未満だと、炭素層１９と金属を反応させて金属炭化物を形成した後のゲート電極の仕事関数の値にばらつきが発生し、ＰチャネルＭＩＳトランジスタに適さない値になる可能性があるためである。
尚、炭素層１９は、後述するように、リフトオフ法により剥離するため、段差部分における被覆性が悪いスパッタ法により形成することが好ましい。
また、ゲート絶縁層１０の損傷を避けるために、材料源となるターゲットと半導体基板との間隔を十分に広げたいわゆるロングスロースパッタ法を採用することもできる。
尚、ガス圧、ガス流量、プラズマ電力などの成膜条件については、特に制限はなく、一般的な成膜パラメータを用いて決定すればよい。
次に、図１５に示すように、リフトオフ法により、図１４に示すマスク材１８と共に、マスク材１８上の炭素層１９を剥離する。例えば、希ＨＦ水溶液を用いて、酸化シリコンからなるマスク材１８を剥離すれば、同時に、マスク材１８上の炭素層１９も剥離される。この時、Ｎ型ウェル領域３の上部に存在する炭素層１９は、剥離されることはない。
次に、図１６に示すように、ゲート絶縁層１０上及び炭素層１９上に、低仕事関数を有する金属の窒化珪化物１１、本例では、TaSiN を、厚さ約１００ｎｍで形成する。
ここで、金属の窒化珪化物１１は、スパッタ法、ＣＶＤ法などの成膜方法を用いて形成できるが、本例では、ゲート絶縁層１０の損傷を避けるため、ＣＶＤ法或いはロングスロースパッタ法を利用することが好ましい。
次に、図１７に示すように、熱処理を行うと、図１６の炭素層１９は、金属の窒化珪化物(TaSiN)１１内の金属、本例では、Ta と化学反応し、金属の炭素化合物（以下、金属炭化物）１２、即ち、TaxCy に変化する。
図１６の炭素層１９を金属炭化物１２に十分に変化させるには、熱処理の温度としては、５００℃以上、１１００℃以下の範囲内の値に設定される。炭素と金属との反応を十分に進行させるには、５００℃以上の温度が必要であり、また、熱処理の温度が１１００℃を超えると、特性が悪化するためである。
ここで、熱処理の温度とこの熱処理により形成される金属炭化物１２の特性との関係について説明する。
図２４は、金属炭化物１２を含むゲート電極を持つＭＩＳトランジスタのＣ(Capacitance)−Ｖｇ(gate voltage)曲線を示している。
熱処理前の構造は、TiSiN (金属の窒化珪化物)、C(炭素層)、SiO2 (ゲート絶縁層)、p-Si (Ｐ型ウェル領域)であるものとする。
温度４００℃で３０分の熱処理を行った場合には、熱処理後に形成されるゲート電極の仕事関数は、４．１ｅＶ程度となる。これは、TiSiN の物性値を示している。もし、TiSiN と 炭素(C) との反応が全く進行していなければ、炭素の仕事関数が示されるはずなので、結論としては、温度４００℃の熱処理では、TiSiN 中に炭素が取り込まれ、ゲート電極の仕事関数としては、TiSiN が支配的な作用をもたらしている、と考えることができる。
これに対し、温度６００℃で３０分の熱処理を行った場合には、フラットバンド電圧が０．７Ｖほど正電圧側にシフトし、熱処理後に形成されるゲート電極の仕事関数は、４．８ｅＶ程度となる。これは、TiC の仕事関数に非常に近い。結論としては、温度６００℃の熱処理では、TiSiN と炭素(C) との反応が十分進行し、炭素層がほぼ完全に金属炭化層に変化した、と考えることができる。
尚、温度１１００℃を超える熱処理では、熱反応により形成されるTiC がさらにゲート絶縁層(SiO2)と反応する挙動が表れ、結果として、大きなリーク電流（ゲートリーク）の原因となる。
また、本例において、炭素層と反応させる低仕事関数材料としては、リーク電流の低減という観点からすれば、金属単体よりも、金属のホウ化物、珪化物、又は、窒化珪化物であることが好ましい。
図２５は、低仕事関数材料としてTi を用いた場合とTiB を用いた場合のＭＩＳトランジスタのJg(gate leak)−Ｖｇ(gate voltage)特性を示している。
熱処理条件は、温度６００℃、時間３０分である。
同図から明らかなように、低仕事関数材料として Ti を用いた場合には、リーク電流が非常に大きいのに対して、TiB を用いた場合には、Ti を用いた場合に比べてリーク電流が大幅に低減している。
このような傾向は、低仕事関数材料として、Ti に対して、TiSiN やTiSi を用いた場合にも同様に表れる。また、Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yに対して、これらのホウ化物、珪化物、又は、窒化珪化物を用いた場合にも、同様に表れる。
このような大きなリーク電流が発生する原因は、低仕事関数材料として金属単体を用いた場合には、炭素層との反応があまりにも急激に進行し、その反応の途中で形成される活性な金属原子がゲート絶縁層を還元し、ゲート電極とソース／ドレインとを電気的に短絡させるためと考えられる。
これに対し、低仕事関数材料として、金属のホウ化物、珪化物、又は、窒化珪化物を用いた場合には、炭素層との反応がゆっくりと進行し、活性な金属原子の発生も抑えられる。
製造方法の説明に戻る。
この後、図１８に示すように、ＰＥＰにより、ゲート電極の加工のためのフォトレジスト１７を形成し、このフォトレジスト１７をマスクにして、金属の窒化珪化物１１、金属炭化物１２及びゲート絶縁層１０をエッチングする。この後、フォトレジスト１７を除去する。
その結果、図１９に示すように、Ｐウェル領域２上には、ゲート絶縁層１０と、金属の窒化珪化物からなるゲート電極１１とが形成され、Ｎウェル領域３上には、ゲート絶縁層１０と、金属炭化物(TaxCy)及び金属の窒化珪化物の積層からなるゲート電極１１，１２とが形成される。
ここで、本例では、ＮチャネルＭＩＳトランジスタのゲート電極１１は、例えば、TaSiN から構成され、この時、ＰチャネルＭＩＳトランジスタのゲート電極１１，１２は、例えば、TaSiN と TaxCy の積層から構成される。
このように、ＮチャネルＭＩＳトランジスタのゲート電極１１とＰチャネルＭＩＳトランジスタのゲート電極１１，１２の主要部（最上層）が、共に、同じ材料、本例では、TaSiN であることにより、例えば、反応性イオンエッチング（ＲＩＥ）により両電極を同時加工することができる。
尚、ＰチャネルＭＩＳトランジスタのゲート電極(TaSiN)１１の厚さが、約１００ｎｍである場合、両ゲート電極の同時加工を実現するためには、ＰチャネルＭＩＳトランジスタのゲート電極(TaxCy)１２の厚さは、４ｎｍ〜１０ｎｍの範囲内の値に設定するのが好ましい。また、４ｎｍ以上の厚みを持たせることでTaxCyのＰチャネルＭＩＳトランジスタに適した仕事関数値を有効に利用でき、しきい値電圧の設定が容易になる。
最後に、図２０に示すように、通常のＬＳＩプロセスにより、ゲート電極１１，１２の側壁には、サイドウォール絶縁層９を形成し、Ｐウェル領域２内には、Ｎ型拡散層５及びＮ型エクステンション層６を形成し、Ｎウェル領域３内には、Ｐ型拡散層７及びＰ型エクステンション層８を形成する。
以上の工程により、図１２のＣＭＯＳデバイスが完成する。
C. 製造方法（第２例）
次に、図１２のＣＭＯＳデバイスの製造方法の第２例について、ＰチャネルＭＩＳトランジスタのゲート電極にTa(タンタル)の炭素化合物(TaxCy)を使用した場合を例にとり説明する。
まず、図２１に示すように、通常のＬＳＩプロセスにより、半導体基板１内に、Ｐ型ウェル領域２、Ｎ型ウェル領域３及び素子分離層４をそれぞれ形成する。この後、例えば、ＭＯＣＶＤ法により、ゲート絶縁層１０を形成する。
尚、ゲート絶縁層１０としては、SiO2, SiON, TiO2, HfO2, Ta2O5, ZrO2, HfSiO, ZrSiO, HfSiON, ZrSiON, HfON, ZrON, La2O3, LaSiO, LaAlO, LaHfO, TiAlO などの高誘電体を用いることができる。
また、ゲート絶縁層１０上に、低仕事関数を有する金属の窒化珪化物１１、本例では、TaSiN を、厚さ約１００ｎｍで形成する。
ここで、金属の窒化珪化物１１は、スパッタ法、ＣＶＤ法などの成膜方法を用いて形成できるが、本例では、ゲート絶縁層１０の損傷を避けるため、ＣＶＤ法或いはロングスロースパッタ法を利用することが好ましい。
次に、図２２に示すように、金属の窒化珪化物１１上に、Ｐ型ウェル領域２の上部を覆うフォトレジスト２０を形成する。
そして、このフォトレジスト２０をマスクにして、イオン注入法により、炭素イオンを金属の窒化珪化物１１内に注入し、炭素イオン領域２１を形成する。ここで、イオン注入の条件としては、例えば、炭素イオンの加速エネルギー１０ｋｅＶ、ドーズ量１×１０１６ｃｍ−２とする。
この後、フォトレジスト２０については、例えば、酸素アッシャーによって剥離する。
次に、図２３に示すように、温度２００℃〜４００℃の不活性雰囲気内において１時間以上の熱処理を実行する。
その結果、図２２に示す炭素イオン領域２１内の炭素は、低仕事関数材料である金属の窒化珪化物１１内で拡散し、ゲート絶縁層１０と金属の窒化珪化物１１との界面付近にパイルアップされる。
また、温度５００℃〜１１００℃の熱処理を行うことにより、パイルアップされた炭素(C) と低仕事関数材料(TaSiN) の一部とが化学反応を起こし、金属の炭素化合物（以下、金属炭化物）１２、本例では、TaxCy に変化する。結果として、金属炭化物１２は、ゲート絶縁層１０と金属の窒化珪化物１１との界面付近に形成される。
この後は、上述の製造方法の第１例と同様のプロセス（図１８〜図２０参照）を経ることにより、図１２のＣＭＯＳデバイスが完成する。
このように、製造方法の第１例では、スパッタ法又はＣＶＤ法による炭素層の形成と熱処理により金属炭化物１２を形成するのに対し、製造方法の第２例では、炭素のイオン注入と熱処理により金属炭化物１２を形成する。
炭素のイオン注入は、スパッタ法やＣＶＤ法による炭素層の形成に比べて、条件のチューニングなどが容易に行えるため、有効な手段である。
(3) 第３実施の形態
第３実施の形態は、ＰチャネルＭＩＳトランジスタのゲート絶縁層とゲート電極との界面構造がＮチャネルＭＩＳトランジスタのそれと同じであるＣＭＯＳデバイスに関する。
A. 構造
図２６は、本発明の第３実施の形態に関わるＣＭＯＳデバイスの断面構造を示している。
半導体基板１内には、Ｐ型ウェル領域２及びＮ型ウェル領域３が配置される。Ｐ型ウェル領域２とＮ型ウェル領域３は、ＳＴＩ構造の素子分離層４により分離される。
Ｐ型ウェル領域２内には、ＮチャネルＭＩＳトランジスタが配置される。
ＮチャネルＭＩＳトランジスタは、Ｎ型拡散層５、Ｎ型エクステンション層６、ゲート絶縁層１０及びゲート電極１１から構成される。ゲート電極１１の側壁には、サイドウォール絶縁層９が形成される。
ＮチャネルＭＩＳトランジスタのゲート電極１１は、第１実施の形態と同様に、例えば、4.10 eV 〜 4.40 eV の範囲内に仕事関数を持つ低仕事関数材料から構成される。低仕事関数材料としては、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yなどの金属、又は、これら金属のホウ化物、珪化物、若しくは、窒化珪化物が存在する。
ＬＳＩプロセスのための耐熱性や化学的安定性の観点からは、ＮチャネルＭＩＳトランジスタのゲート電極としては、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yなどの金属のホウ化物又は窒化珪化物を用いるのが最も好ましい。
Ｎ型ウェル領域３内には、ＰチャネルＭＩＳトランジスタが配置される。
ＰチャネルＭＩＳトランジスタは、Ｐ型拡散層７、Ｐ型エクステンション層８、ゲート絶縁層１０及びゲート電極１１，１２から構成される。ゲート電極１１，１２の側壁には、サイドウォール絶縁層９が形成される。
ＰチャネルＭＩＳトランジスタのゲート電極１１，１２は、積層構造を有する。ゲート電極１１は、ＮチャネルＭＩＳトランジスタのゲート電極１１と同じ低仕事関数材料から構成される。また、ゲート電極１２は、例えば、4.80 eV 〜 5.10 eV の範囲内に仕事関数を持つような高仕事関数材料から構成される。
高仕事関数材料としては、ゲート絶縁層１０として SiO2 や HfSiON などの絶縁材料を用いる場合には、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yなどの金属の炭素化合物を使用する。
このような金属の炭素化合物は、２０００℃以上の融点を持ち、化学的に不活性であるため、ＬＳＩプロセスのための耐熱性や化学的安定性の観点からは、非常に優れている。
尚、本例では、ゲート電極１１は、ゲート絶縁層１０とゲート電極１２との間に配置される。
従って、ＰチャネルＭＩＳトランジスタのゲート絶縁層１０とゲート電極１１，１２との界面構造は、ＮチャネルＭＩＳトランジスタのそれと同じ構造、即ち、低仕事関数材料がゲート絶縁層１０に接触している構造となる。
このため、ゲート絶縁層１０とゲート電極１１，１２との界面における熱的安定性を維持するための熱予算の管理が容易になる。また、低仕事関数材料として、ゲート絶縁層１０に対する界面安定性が優れたもの、例えば、TaSiN, TiSiN, HfSiN などの材料を使用すれば、金属炭化物として選択できる材料の幅を広げることができる。
例えば、金属炭化物の選択の条件として、仕事関数を優先し、ゲート絶縁層との反応が心配される場合でも、金属炭化物とゲート絶縁層との間には、低仕事関数材料が存在するため、ＰチャネルＭＩＳトランジスタのゲート絶縁層１０とゲート電極１１，１２との界面安定性を確保できる。
金属炭化物として、TiC 又は HfC を使用した場合を考える。この場合、これらの材料は、例えば、高温熱処理時に、TiO2 又は HfO2 を生成し、ゲート絶縁層１０としての SiO2 を還元する可能性があるが、本例の場合には、低仕事関数材料、例えば、TiSiN 又は HfSiN が存在することにより、ゲート絶縁層１０の還元を防止できる。
また、ゲート電極１１，１２の仕事関数としては、低仕事関数材料からなるゲート電極１１の厚さを３ｎｍ以下にすることで、主として金属炭化物からなるゲート電極１２により決定することができる。
このように、ゲート電極１１，１２の仕事関数を、主に、金属炭化物からなるゲート電極１２により決定することで、ＰチャネルＭＩＳトランジスタの仕事関数の設定が容易になる。
尚、ＰチャネルＭＩＳトランジスタのゲート電極１２がゲート電極１１と同種の金属、例えば、Ta から構成されるような場合には、ゲート電極１２は、ゲート電極１１、例えば、TaSiN の一部であって、その一部に炭素原子(C) が含まれた構造であってもよい。
以上のように、第３実施の形態においても、ＰチャネルＭＩＳトランジスタのゲート電極が高仕事関数を持つ金属の炭素化合物を含んでいるため、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を持つＣＭＯＳデバイスを提供できる。
また、第３実施の形態では、ＰチャネルＭＩＳトランジスタのゲート絶縁層とゲート電極との界面構造がＮチャネルＭＩＳトランジスタのそれと同じであるため、耐熱保証のための熱予算の設計容易性や加工容易性などの面で大きなメリットを得ることができる。
B. 製造方法
次に、図２６のＣＭＯＳデバイスの製造方法について、ＰチャネルＭＩＳトランジスタのゲート電極にHf(ハフニウム)の炭素化合物(HfxCy)を使用した場合を例にとり説明する。
まず、図２７に示すように、通常のＬＳＩプロセスにより、半導体基板１内に、Ｐ型ウェル領域２、Ｎ型ウェル領域３及び素子分離層４をそれぞれ形成する。この後、例えば、ＭＯＣＶＤ法により、ゲート絶縁層１０、例えば、HfSiON を約３ｎｍの厚さで形成する。
尚、ゲート絶縁層１０としては、HfSiON の他、SiO2, SiON, TiO2, HfO2, Ta2O5, ZrO2, HfSiO, ZrSiO, ZrSiON, HfON, ZrON, La2O3, LaSiO, LaAlO, LaHfO, TiAlO などの高誘電体を使用できる。
次に、図２８に示すように、例えば、スパッタ法やＣＶＤ法などの成膜方法を用いて、ゲート絶縁層１０上に、低仕事関数材料１１、例えば、HfSiN を約１０ｎｍの厚さで形成する。
また、低仕事関数材料１１上に、Ｐ型ウェル領域２の上部を覆うフォトレジストからなるマスク材２０を形成する。そして、このマスク材２０をマスクにして、イオン注入法により、炭素イオンを低仕事関数材料１１内に注入し、炭素イオン領域１２を形成する。この後、マスク材２０を除去する。
そして、例えば、温度６００〜１１００℃のアニールを行い、炭素イオン領域１２の炭素を低仕事関数材料１１内の金属と反応させ、炭素イオン領域１２を金属の炭素化合物（以下、金属炭化物）、即ち、HfC に変える。
このアニールでは、低仕事関数材料１１の上部が金属炭化物(HfC)１２になり、ゲート絶縁層１０に接触する部分は、低仕事関数材料(HfSiN)１１のままとなる。ここで、Ｎ型ウェル領域３の上部において、金属炭化物１２は、低仕事関数材料１１よりも厚く、かつ、低仕事関数材料１１は、３ｎｍ以下の厚さとなるように制御される。
次に、図２９に示すように、ＰＥＰにより、ゲート電極の加工のためのフォトレジスト１７を形成し、このフォトレジスト１７をマスクにして、低仕事関数材料１１、金属炭化物１２及びゲート絶縁層１０をエッチングする。この後、フォトレジスト１７を除去する。
その結果、Ｐウェル領域２上には、ゲート絶縁層１０と、低仕事関数材料からなるゲート電極１１とが形成され、また、Ｎウェル領域３上には、ゲート絶縁層１０と、低仕事関数材料及び金属炭化物からなるゲート電極１１，１２とが形成される。
本例では、ＮチャネルＭＩＳトランジスタのゲート電極１１は、例えば、HfSiN から構成され、この時、ＰチャネルＭＩＳトランジスタのゲート電極１１，１２は、例えば、HfSiN と HfC の積層から構成される。
即ち、ＰチャネルＭＩＳトランジスタのゲート絶縁層とゲート電極との界面構造は、ＮチャネルＭＩＳトランジスタのそれと同じであるため、耐熱保証のための熱予算の設計や、加工などが容易となる。
尚、ＮチャネルＭＩＳトランジスタのゲート電極(HfSiN)１１の厚さが、約１００ｎｍである場合、ＰチャネルＭＩＳトランジスタのゲート電極(HfSiN)１１の厚さは、７ｎｍ以上の値に設定し、ゲート電極(HfC)１２の厚さは、３ｎｍ以下の値に設定するのが好ましい。
最後に、図３０に示すように、通常のＬＳＩプロセスにより、ゲート電極１１，１２の側壁には、サイドウォール絶縁層９を形成し、Ｐウェル領域２内には、Ｎ型拡散層５及びＮ型エクステンション層６を形成し、Ｎウェル領域３内には、Ｐ型拡散層７及びＰ型エクステンション層８を形成する。
以上の工程により、図２６のＣＭＯＳデバイスが完成する。
(4) 第４実施の形態
第４実施の形態は、上述の第１実施の形態の改良例である。第４実施の形態に関わるＣＭＯＳデバイスの特徴は、ＰチャネルＭＩＳトランジスタ及びＮチャネルＭＩＳトランジスタのゲート電極の最上層が半導体（Si, SiGeなど）から構成される点にある。
A. 構造
図３１は、本発明の第４実施の形態に関わるＣＭＯＳデバイスの断面構造を示している。
半導体基板１内には、Ｐ型ウェル領域２及びＮ型ウェル領域３が配置される。Ｐ型ウェル領域２とＮ型ウェル領域３は、ＳＴＩ構造の素子分離層４により分離される。
Ｐ型ウェル領域２内には、ＮチャネルＭＩＳトランジスタが配置される。
ＮチャネルＭＩＳトランジスタは、Ｎ型拡散層５、Ｎ型エクステンション層６、ゲート絶縁層１０及びゲート電極１１，１３Ａから構成される。ゲート電極１１，１３Ａの側壁には、サイドウォール絶縁層９が形成される。
ＮチャネルＭＩＳトランジスタのゲート電極１１，１３Ａは、例えば、4.10 eV 〜 4.40 eV の範囲内に仕事関数を持つような低仕事関数材料１１と、この低仕事関数材料１１上に形成される導電性半導体１３Ａ、例えば、Ｎ型不純物を含んだポリシリコンとの積層から構成される。
Ｎ型ウェル領域３内には、ＰチャネルＭＩＳトランジスタが配置される。
ＰチャネルＭＩＳトランジスタは、Ｐ型拡散層７、Ｐ型エクステンション層８、ゲート絶縁層１０及びゲート電極１２，１３Ｂから構成される。ゲート電極１２，１３Ｂの側壁には、サイドウォール絶縁層９が形成される。
ＰチャネルＭＩＳトランジスタのゲート電極１２，１３Ｂは、例えば、4.80 eV 〜 5.10 eV の範囲内に仕事関数を持つような高仕事関数材料１２と、この高仕事関数材料１２上に形成される導電性半導体１３Ｂ、例えば、Ｐ型不純物を含んだポリシリコンとの積層から構成される。
以上のように、第４実施の形態では、第１実施の形態と同様に、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極構造を実現できると共に、さらに、そのゲート電極の最上層を半導体とすることで、耐酸化性、耐腐食性の向上、プロセスの容易化などといった効果も実現できる。
B. 製造方法
次に、図３１のＣＭＯＳデバイスの製造方法について、ＰチャネルＭＩＳトランジスタのゲート電極にTa(タンタル)の炭素化合物(TaxCy)を使用した場合を例にとり説明する。
まず、図３２に示すように、通常のＬＳＩプロセスにより、半導体基板１内に、Ｐ型ウェル領域２、Ｎ型ウェル領域３及び素子分離層４をそれぞれ形成する。この後、例えば、ＭＯＣＶＤ法により、ゲート絶縁層１０を形成する。
次に、図３３に示すように、例えば、ＬＰＣＶＤ法により、ゲート絶縁層１０上に厚さ約３００ｎｍの窒化シリコンを形成し、続けて、ＰＥＰにより、この窒化シリコンをパターニングし、Ｐ型ウェル領域２上に窒化シリコンからなるマスク材１６を形成する。
次に、図３４に示すように、ゲート絶縁層１０上及びマスク材１６上に、金属の炭素化合物（以下、金属炭化物）１２、本例では、TaxCy を、厚さ約１００ｎｍで形成する。
ここで、金属炭化物１２は、第１実施の形態と同様に、スパッタ法、ＣＶＤ法などの成膜方法を用いて形成することができる。
次に、図３５に示すように、リフトオフ法により、図３４に示すマスク材１６と共に、マスク材１６上の金属炭化物１２を剥離する。例えば、熱燐酸を用いて、窒化シリコンからなるマスク材１６を剥離すれば、同時に、マスク材１６上の金属炭化物１２も剥離される。この時、Ｎ型ウェル領域３の上部に存在する金属炭化物１２は、化学的に安定な状態となっているため、剥離されることはない。
次に、図３６に示すように、ゲート絶縁層１０上及び金属炭化物１２上に、低仕事関数を有する金属の窒化珪化物１１、本例では、TaSiN を、厚さ約１２０ｎｍで形成する。
ここで、金属の窒化珪化物１１は、第１実施の形態と同様に、スパッタ法、ＣＶＤ法などの成膜方法を用いて形成することができる。
次に、図３７に示すように、ＣＭＰ法などの平坦化技術を用いて金属の窒化珪化物１１を研磨し、Ｎ型ウェル領域３の上部に存在する金属の窒化珪化物１１を除去する。
また、例えば、ＬＰＣＶＤ法により、金属の窒化珪化物１１上及び金属炭化物１２上に、半導体１３、例えば、ポリシリコンを形成する。
次に、図３８に示すように、ＰＥＰにより、ゲート電極の加工のためのフォトレジスト１７を形成し、このフォトレジスト１７をマスクにして、金属の窒化珪化物１１、金属炭化物１２、ゲート絶縁層１０及び半導体１３をそれぞれエッチングする。この後、フォトレジスト１７を除去する。
その結果、図３９に示すように、Ｐウェル領域２上には、ゲート絶縁層１０、低仕事関数のゲート電極１１及び半導体からなるゲート電極１３Ａが形成され、Ｎウェル領域３上には、ゲート絶縁層１０、金属炭化物(TaxCy)からなるゲート電極１２及び半導体からなるゲート電極１３Ｂが形成される。
最後に、図４０に示すように、通常のＬＳＩプロセスにより、ゲート電極１１，１２，１３Ａ，１３Ｂの側壁には、サイドウォール絶縁層９を形成し、Ｐウェル領域２内には、Ｎ型拡散層５及びＮ型エクステンション層６を形成し、Ｎウェル領域３内には、Ｐ型拡散層７及びＰ型エクステンション層８を形成する。
以上の工程により、図３１のＣＭＯＳデバイスが完成する。
このように、本例では、ＮチャネルＭＩＳトランジスタのゲート電極１１，１３Ａの最上層とＰチャネルＭＩＳトランジスタのゲート電極１２，１３Ｂの最上層は、共に、半導体から構成される。
従って、例えば、Ｎ型拡散層５、Ｎ型エクステンション層６、Ｐ型拡散層７及びＰ型エクステンション層８内の不純物を活性化させ、かつ、イオン注入時の損傷を回復させるためのアニール時の条件を、通常のポリシリコンゲートのときに適用される条件程度に緩和できる。
また、ＣＭＯＳデバイスを構成するＭＩＳトランジスタの電流駆動力や、ゲート絶縁層の長期信頼性の向上などの効果を実現できる。
(5) 第５実施の形態
第５実施の形態は、上述の第２実施の形態の改良例である。第５実施の形態に関わるＣＭＯＳデバイスの特徴は、ＰチャネルＭＩＳトランジスタ及びＮチャネルＭＩＳトランジスタのゲート電極の最上層が半導体（Si, SiGeなど）から構成される点にある。
A. 構造
図４１は、本発明の第５実施の形態に関わるＣＭＯＳデバイスの断面構造を示している。
半導体基板１内には、Ｐ型ウェル領域２及びＮ型ウェル領域３が配置される。Ｐ型ウェル領域２とＮ型ウェル領域３は、ＳＴＩ構造の素子分離層４により分離される。
Ｐ型ウェル領域２内には、ＮチャネルＭＩＳトランジスタが配置される。
ＮチャネルＭＩＳトランジスタは、Ｎ型拡散層５、Ｎ型エクステンション層６、ゲート絶縁層１０及びゲート電極１１，１３Ａから構成される。ゲート電極１１，１３Ａの側壁には、サイドウォール絶縁層９が形成される。
ＮチャネルＭＩＳトランジスタのゲート電極１１，１３Ａは、例えば、4.10 eV 〜 4.40 eV の範囲内に仕事関数を持つ低仕事関数材料１１と、この低仕事関数材料１１上に形成される導電性半導体１３Ａ、例えば、Ｎ型不純物を含んだポリシリコンとの積層から構成される。
Ｎ型ウェル領域３内には、ＰチャネルＭＩＳトランジスタが配置される。
ＰチャネルＭＩＳトランジスタは、Ｐ型拡散層７、Ｐ型エクステンション層８、ゲート絶縁層１０及びゲート電極１１，１２，１３Ｂから構成される。ゲート電極１１，１２，１３Ｂの側壁には、サイドウォール絶縁層９が形成される。
ＰチャネルＭＩＳトランジスタのゲート電極１１，１２，１３Ｂは、積層構造を有する。ゲート電極１１は、ＮチャネルＭＩＳトランジスタのゲート電極１１と同じ低仕事関数材料から構成される。また、ゲート電極１２は、ゲート絶縁層１０とゲート電極１１との間に配置され、例えば、4.80 eV 〜 5.10 eV の範囲内に仕事関数を持つような高仕事関数材料から構成される。
さらに、ゲート電極１３Ｂは、ゲート電極１１上に形成され、導電性半導体、例えば、Ｎ型不純物を含んだポリシリコンから構成される。
以上のように、第５実施の形態では、第２実施の形態と同様に、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極構造を実現できると共に、さらに、そのゲート電極の最上層を半導体とすることで、耐酸化性、耐腐食性の向上、プロセスの容易化などといった効果も実現できる。
B. 製造方法
次に、図４１のＣＭＯＳデバイスの製造方法について、ＰチャネルＭＩＳトランジスタのゲート電極にTa(タンタル)の炭素化合物(TaxCy)を使用した場合を例にとり説明する。
まず、図４２に示すように、ゲート絶縁層１０上に金属の窒化珪化物１１及び金属炭化物１２を形成するまでを、上述の第２実施の形態と同様の製造方法、例えば、製造方法（第１例）により実行する。
次に、図４３に示すように、例えば、ＬＰＣＶＤ法により、金属の窒化珪化物１１上に、半導体１３、例えば、ポリシリコンを形成する。
次に、図４４に示すように、ＰＥＰにより、ゲート電極の加工のためのフォトレジスト１７を形成し、このフォトレジスト１７をマスクにして、ＲＩＥにより半導体１３をエッチングする。
その結果、図４５に示すように、Ｐウェル領域２の上部には、ゲート電極１３Ａが形成され、Ｎウェル領域３の上部には、ゲート電極１３Ｂが形成される。この後、フォトレジスト１７を除去する。
次に、図４６に示すように、ゲート電極１３Ａ，１３Ｂをマスクにして、ＲＩＥにより、金属の窒化珪化物１１、金属炭化物１２及びゲート絶縁層１０をエッチングする。
これにより、Ｐウェル領域２上には、ゲート絶縁層１０と、金属の窒化珪化物及び半導体からなるゲート電極１１，１３Ａとが形成され、Ｎウェル領域３上には、ゲート絶縁層１０と、金属炭化物(TaxCy)、金属の窒化珪化物及び半導体の積層からなるゲート電極１１，１２，１３Ｂとが形成される。
最後に、図４７に示すように、通常のＬＳＩプロセスにより、ゲート電極１１，１２，１３Ａ，１３Ｂの側壁には、サイドウォール絶縁層９を形成し、Ｐウェル領域２内には、Ｎ型拡散層５及びＮ型エクステンション層６を形成し、Ｎウェル領域３内には、Ｐ型拡散層７及びＰ型エクステンション層８を形成する。
以上の工程により、図４１のＣＭＯＳデバイスが完成する。
尚、本例の製造方法は、第２実施の形態における製造方法（第１例）に基づいたものであるが、当然に、製造方法（第２例）に基づいて、図４１のＣＭＯＳデバイスを形成することもできる。
(6) 第６実施の形態
第６実施の形態は、上述の第３実施の形態の改良例である。第６実施の形態に関わるＣＭＯＳデバイスの特徴は、ＰチャネルＭＩＳトランジスタ及びＮチャネルＭＩＳトランジスタのゲート電極の最上層が半導体（Si, SiGeなど）から構成される点にある。
A. 構造
図４８は、本発明の第６実施の形態に関わるＣＭＯＳデバイスの断面構造を示している。
半導体基板１内には、Ｐ型ウェル領域２及びＮ型ウェル領域３が配置される。Ｐ型ウェル領域２とＮ型ウェル領域３は、ＳＴＩ構造の素子分離層４により分離される。
Ｐ型ウェル領域２内には、ＮチャネルＭＩＳトランジスタが配置される。
ＮチャネルＭＩＳトランジスタは、Ｎ型拡散層５、Ｎ型エクステンション層６、ゲート絶縁層１０及びゲート電極１１，１３Ａから構成される。ゲート電極１１，１３Ａの側壁には、サイドウォール絶縁層９が形成される。
ＮチャネルＭＩＳトランジスタのゲート電極１１，１３Ａは、例えば、4.10 eV 〜 4.40 eV の範囲内に仕事関数を持つ低仕事関数材料１１と、この低仕事関数材料１１上に形成される導電性半導体１３Ａ、例えば、Ｎ型不純物を含んだポリシリコンとの積層から構成される。
Ｎ型ウェル領域３内には、ＰチャネルＭＩＳトランジスタが配置される。
ＰチャネルＭＩＳトランジスタは、Ｐ型拡散層７、Ｐ型エクステンション層８、ゲート絶縁層１０及びゲート電極１１，１２，１３Ｂから構成される。ゲート電極１１，１２，１３Ｂの側壁には、サイドウォール絶縁層９が形成される。
ＰチャネルＭＩＳトランジスタのゲート電極１１，１２，１３Ｂは、積層構造を有する。ゲート電極１１は、ＮチャネルＭＩＳトランジスタのゲート電極１１と同じ低仕事関数材料から構成される。また、ゲート電極１２は、例えば、4.80 eV 〜 5.10 eV の範囲内に仕事関数を持つような高仕事関数材料から構成される。
さらに、ゲート電極１３Ｂは、ゲート電極１２上に形成され、導電性半導体、例えば、Ｎ型不純物を含んだポリシリコンから構成される。
以上のように、第６実施の形態では、第３実施の形態と同様に、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極構造を実現できると共に、さらに、そのゲート電極の最上層を半導体とすることで、耐酸化性、耐腐食性の向上、プロセスの容易化などといった効果も実現できる。
B. 製造方法
次に、図４８のＣＭＯＳデバイスの製造方法について、ＰチャネルＭＩＳトランジスタのゲート電極にHf(ハフニウム)の炭素化合物(HfxCy)を使用した場合を例にとり説明する。
まず、図４９に示すように、通常のＬＳＩプロセスにより、半導体基板１内に、Ｐ型ウェル領域２、Ｎ型ウェル領域３及び素子分離層４をそれぞれ形成する。この後、例えば、ＭＯＣＶＤ法により、ゲート絶縁層１０、例えば、HfSiON を約３ｎｍの厚さで形成する。
また、例えば、スパッタ法やＣＶＤ法などの成膜方法を用いて、ゲート絶縁層１０上に、低仕事関数材料１１、例えば、HfSiN を約１０ｎｍの厚さで形成する。続けて、例えば、ＬＰＣＶＤ法により、低仕事関数材料１１上に、半導体２２、例えば、ポリシリコンを形成する。
次に、図５０に示すように、半導体２２上に、Ｐ型ウェル領域２の上部を覆うフォトレジストからなるマスク材２０を形成する。そして、このマスク材２０をマスクにして、イオン注入法により、炭素イオンを半導体２２内に注入し、炭素イオン領域２３を形成する。この後、マスク材２０を除去する。
次に、図５１に示すように、例えば、温度２００〜４００℃、約１時間の熱処理を行い、炭素原子を低仕事関数材料１１と半導体１３との界面にパイルアップさせる。引き続き、温度６００〜１１００℃のアニールを行い、低仕事関数材料１１内の金属と炭素とを反応させ、低仕事関数材料１１と半導体１３との間に、金属の炭素化合物（以下、金属炭化物）１２、例えば、HfC を形成する。
このアニールでは、低仕事関数材料１１の上部が金属炭化物(HfC)１２になり、ゲート絶縁層１０に接触する部分は、低仕事関数材料(HfSiN)１１のままとなる。ここで、Ｎ型ウェル領域３の上部において、金属炭化物１２は、低仕事関数材料１１よりも厚く、かつ、低仕事関数材料１１は、３ｎｍ以下の厚さとなるように制御される。
次に、図５２に示すように、ＰＥＰにより、ゲート電極の加工のためのフォトレジスト１７を形成し、このフォトレジスト１７をマスクにして、ＲＩＥにより半導体２２をエッチングする。
続けて、図５３に示すように、フォトレジスト１７をマスクにして、ＲＩＥにより、金属の窒化珪化物１１、金属炭化物１２及びゲート絶縁層１０をエッチングする。
これにより、Ｐウェル領域２上には、ゲート絶縁層１０と、金属の窒化珪化物及び半導体からなるゲート電極１１，１３Ａとが形成され、Ｎウェル領域３上には、ゲート絶縁層１０と、金属炭化物(TaxCy)、金属の窒化珪化物及び半導体の積層からなるゲート電極１１，１２，１３Ｂとが形成される。
この後、フォトレジスト１７を除去する。
最後に、図５４に示すように、通常のＬＳＩプロセスにより、ゲート電極１１，１２，１３Ａ，１３Ｂの側壁には、サイドウォール絶縁層９を形成し、Ｐウェル領域２内には、Ｎ型拡散層５及びＮ型エクステンション層６を形成し、Ｎウェル領域３内には、Ｐ型拡散層７及びＰ型エクステンション層８を形成する。
以上の工程により、図４８のＣＭＯＳデバイスが完成する。
３． その他
以上、説明したように、本発明の例によれば、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するＣＭＯＳデバイス、さらには、ステップ数の増加や複雑化がない製造方法を提供することができる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
ゲート絶縁層の材料と仕事関数との関係を示す図。 第１実施の形態のＣＭＯＳデバイスを示す断面図。 図２のデバイスの製造方法の一工程を示す断面図。 図２のデバイスの製造方法の一工程を示す断面図。 図２のデバイスの製造方法の一工程を示す断面図。 図２のデバイスの製造方法の一工程を示す断面図。 図２のデバイスの製造方法の一工程を示す断面図。 図２のデバイスの製造方法の一工程を示す断面図。 図２のデバイスの製造方法の一工程を示す断面図。 図２のデバイスの製造方法の一工程を示す断面図。 図２のデバイスの製造方法の一工程を示す断面図。 第２実施の形態のＣＭＯＳデバイスを示す断面図。 図１２のデバイスの製造方法の一工程を示す断面図。 図１２のデバイスの製造方法の一工程を示す断面図。 図１２のデバイスの製造方法の一工程を示す断面図。 図１２のデバイスの製造方法の一工程を示す断面図。 図１２のデバイスの製造方法の一工程を示す断面図。 図１２のデバイスの製造方法の一工程を示す断面図。 図１２のデバイスの製造方法の一工程を示す断面図。 図１２のデバイスの製造方法の一工程を示す断面図。 図１２のデバイスの製造方法の一工程を示す断面図。 図１２のデバイスの製造方法の一工程を示す断面図。 図１２のデバイスの製造方法の一工程を示す断面図。 ゲート電圧と容量との関係を示す図。 ゲート電圧とリークとの関係を示す図。 第３実施の形態のＣＭＯＳデバイスを示す断面図。 図２６のデバイスの製造方法の一工程を示す断面図。 図２６のデバイスの製造方法の一工程を示す断面図。 図２６のデバイスの製造方法の一工程を示す断面図。 図２６のデバイスの製造方法の一工程を示す断面図。 第４実施の形態のＣＭＯＳデバイスを示す断面図。 図３１のデバイスの製造方法の一工程を示す断面図。 図３１のデバイスの製造方法の一工程を示す断面図。 図３１のデバイスの製造方法の一工程を示す断面図。 図３１のデバイスの製造方法の一工程を示す断面図。 図３１のデバイスの製造方法の一工程を示す断面図。 図３１のデバイスの製造方法の一工程を示す断面図。 図３１のデバイスの製造方法の一工程を示す断面図。 図３１のデバイスの製造方法の一工程を示す断面図。 図３１のデバイスの製造方法の一工程を示す断面図。 第５実施の形態のＣＭＯＳデバイスを示す断面図。 図４１のデバイスの製造方法の一工程を示す断面図。 図４１のデバイスの製造方法の一工程を示す断面図。 図４１のデバイスの製造方法の一工程を示す断面図。 図４１のデバイスの製造方法の一工程を示す断面図。 図４１のデバイスの製造方法の一工程を示す断面図。 図４１のデバイスの製造方法の一工程を示す断面図。 第６実施の形態のＣＭＯＳデバイスを示す断面図。 図４８のデバイスの製造方法の一工程を示す断面図。 図４８のデバイスの製造方法の一工程を示す断面図。 図４８のデバイスの製造方法の一工程を示す断面図。 図４８のデバイスの製造方法の一工程を示す断面図。 図４８のデバイスの製造方法の一工程を示す断面図。 図４８のデバイスの製造方法の一工程を示す断面図。
符号の説明
１： 半導体基板、 ２： Ｐ型ウェル領域、 ３： Ｎ型ウェル領域、 ４： 素子分離層、 ５： Ｎ型拡散層、 ６： Ｎ型エクステンション層、 ７： Ｐ型拡散層、 ８： Ｐ型エクステンション層、 ９： サイドウォール絶縁層、 １０： ゲート絶縁層、 １１： ゲート電極（低仕事関数材料）、 １２： ゲート電極（金属炭化物）、 １３，２２： 半導体、 １３Ａ，１３Ｂ： ゲート電極（半導体）、 １６： マスク材（ＳｉＮ）、 １７，２０：フォトレジスト、 １８： マスク材（ＳｉＯ２）、 １９： 炭素層、 ２１，２３： 炭素イオン領域。

Claims (23)

  1. Ｎ型半導体層と、前記Ｎ型半導体層上に形成される第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成され、炭素化合物領域及び前記炭素化合物領域とは異なる導電領域とを含む第１ゲート電極とを有するＰチャネルＭＩＳトランジスタ、及び、
    Ｐ型半導体層と、前記Ｐ型半導体層上に形成される第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成される第２ゲート電極とを有するＮチャネルＭＩＳトランジスタを具備し、
    前記炭素化合物領域は、Ta炭化物及びW炭化物のうちの１つからなり、
    前記導電領域と前記第２ゲート電極とは、同一材料から形成される
    ことを特徴とする半導体装置。
  2. 前記第２ゲート電極は、Ti, Ta, Zr, Hf, V, Nb, Cr, Mo, W, La, Yのいずれかの金属、又は、これらの金属のホウ化物、珪化物、若しくは、窒化珪化物からなることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１ゲート絶縁層及び前記第１ゲート電極は、それぞれ、前記第１ゲート電極の仕事関数が4.80eV〜5.10eVの範囲内の値となるような材料から構成されることを特徴とする請求項１又は２に記載の半導体装置。
  4. Ｎ型半導体層と、前記Ｎ型半導体層上に形成される第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成される第１ゲート電極とを有し、前記第１ゲート絶縁層と前記第１ゲート電極との界面に炭素化合物領域が存在するＰチャネルＭＩＳトランジスタ、及び、
    Ｐ型半導体層と、前記Ｐ型半導体層上に形成される第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成される第２ゲート電極とを有するＮチャネルＭＩＳトランジスタを具備し、
    前記炭素化合物領域は、Ta炭化物及びW炭化物のうちの１つからなり、
    前記第１及び第２ゲート電極とは、同一材料から形成される
    ことを特徴とする半導体装置。
  5. Ｎ型半導体層と、前記Ｎ型半導体層上に形成される第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成される第１ゲート電極とを有し、前記第１ゲート電極内に炭素化合物領域が存在するＰチャネルＭＩＳトランジスタ、及び、
    Ｐ型半導体層と、前記Ｐ型半導体層上に形成される第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成される第２ゲート電極とを有するＮチャネルＭＩＳトランジスタを具備し、
    前記炭素化合物領域は、Ta炭化物及びW炭化物のうちの１つからなり、
    前記第１及び第２ゲート電極とは、Ta及びWのうちの１つ、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなる
    ことを特徴とする半導体装置。
  6. 前記第１ゲート絶縁層、前記第１ゲート電極及び前記炭素化合物領域は、それぞれ、前記第１ゲート電極の仕事関数が4.80eV〜5.10eVの範囲内の値となるような材料から構成されることを特徴とする請求項４又は５に記載の半導体装置。
  7. 前記炭素化合物領域は、前記導電領域よりも厚く、前記導電領域は、３ｎｍ以下の厚さであることを特徴とする請求項１に記載の半導体装置。
  8. 前記第１及び第２ゲート電極は、共に、積層構造を有し、その最上層は、Si及びSiGeのうちの１つから構成されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記第１ゲート絶縁層は、SiO2, SiON, TiO2, HfO2, Ta2O5, ZrO2, HfSiO, ZrSiO, HfSiON, ZrSiON, HfON, ZrON, La2O3, LaSiO, LaAlO, LaHfO, TiAlOのグループから選択される１つであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記炭素化合物領域は、Ta炭化物からなることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記炭素化合物領域は、TaxCy (x及びyは組成比を表す)からなることを特徴とする請求項１０に記載の半導体装置。
  12. 前記TaxCyは、(111)配向を有することを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１ゲート絶縁層は、HfSiONであることを特徴とする請求項１２に記載の半導体装置。
  14. Ｐ型半導体領域上及びＮ型半導体領域上にゲート絶縁層を形成する工程と、前記Ｎ型半導体領域上の前記ゲート絶縁層上に炭素層を形成する工程と、前記Ｐ型半導体領域上の前記ゲート絶縁層上及び前記炭素層上に、金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、熱処理により前記炭素層を前記金属の炭素化合物に変換する工程と、前記ゲート材料及び前記金属の炭素化合物をエッチングし、前記ゲート材料からなる第１ゲート電極と前記ゲート材料及び前記金属の炭素化合物からなる第２ゲート電極とを形成する工程と、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
  15. 前記炭素層の厚さは、２ｎｍ〜５ｎｍの範囲内の値に設定されることを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記熱処理の温度は、５００℃〜１１００℃の範囲内の値に設定されることを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
  17. Ｐ型半導体領域上及びＮ型半導体領域上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、Ta及びWのうちの１つからなる金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、前記Ｎ型半導体領域上の前記ゲート材料内に炭素をイオン注入する工程と、熱処理により、前記Ｎ型半導体領域上の前記ゲート絶縁層と前記ゲート材料との界面にTa炭化物及びW炭化物のうちの１つからなる炭素化合物を形成する工程と、前記ゲート材料及び前記炭素化合物をエッチングし、前記ゲート材料からなる第１ゲート電極と前記ゲート材料及び前記炭素化合物からなる第２ゲート電極とを形成する工程と、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
  18. 前記熱処理は、温度２００℃〜４００℃での１時間以上の熱処理と、温度５００℃〜１１００℃の熱処理とから構成されることを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. Ｐ型半導体領域上及びＮ型半導体領域上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、Ta及びWのうちの１つからなる金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、前記Ｎ型半導体領域上の前記ゲート材料内に炭素をイオン注入する工程と、熱処理により、前記Ｎ型半導体領域上の前記ゲート材料の上部にTa炭化物及びW炭化物のうちの１つからなる炭素化合物を形成する工程と、前記ゲート材料及び前記炭素化合物をエッチングし、前記ゲート材料からなる第１ゲート電極と前記ゲート材料及び前記炭素化合物からなる第２ゲート電極とを形成する工程と、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
  20. 前記熱処理の温度は、５００℃〜１１００℃の範囲内の値に設定されることを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 前記ゲート材料上に、Si及びSiGeのうちの１つを形成する工程をさらに具備することを特徴とする請求項１４乃至１８のいずれか１項に記載の半導体装置の製造方法。
  22. Ｐ型半導体領域上及びＮ型半導体領域上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、Ta及びWのうちの１つからなる金属、又は、そのホウ化物、珪化物、若しくは、窒化珪化物からなるゲート材料を形成する工程と、前記ゲート材料上にSi及びSiGeのうちの１つから構成される半導体層を形成する工程と、前記Ｎ型半導体領域上の前記半導体層内に炭素をイオン注入する工程と、熱処理により、前記Ｎ型半導体領域上の前記ゲート材料と前記半導体層との界面にTa炭化物及びW炭化物のうちの１つからなる炭素化合物を形成する工程と、前記ゲート材料、前記炭素化合物及び前記半導体層をエッチングし、前記ゲート材料及び前記半導体層からなる第１ゲート電極と、前記ゲート材料、前記炭素化合物及び前記半導体層からなる第２ゲート電極とを形成する工程と、前記Ｐ型半導体領域内にＮ型拡散層を形成し、前記Ｎ型半導体領域内にＰ型拡散層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
  23. 前記熱処理は、温度２００℃〜４００℃での１時間以上の熱処理と、温度５００℃〜１１００℃の熱処理とから構成されることを特徴とする請求項２２に記載の半導体装置の製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100654340B1 (ko) * 2004-12-08 2006-12-08 삼성전자주식회사 카본이 포함된 금속 실리사이드 층을 갖는 반도체 소자 및그 제조 방법
JP4764030B2 (ja) 2005-03-03 2011-08-31 株式会社東芝 半導体装置及びその製造方法
JP4607645B2 (ja) * 2005-04-04 2011-01-05 株式会社東芝 半導体装置及びその製造方法
JP4557879B2 (ja) * 2005-12-09 2010-10-06 株式会社東芝 半導体装置及びその製造方法
JP2007227851A (ja) * 2006-02-27 2007-09-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7750374B2 (en) * 2006-11-14 2010-07-06 Freescale Semiconductor, Inc Process for forming an electronic device including a transistor having a metal gate electrode
US8390026B2 (en) 2006-11-14 2013-03-05 Freescale Semiconductor, Inc. Electronic device including a heterojunction region
JP4271230B2 (ja) * 2006-12-06 2009-06-03 株式会社東芝 半導体装置
JP2008244331A (ja) * 2007-03-28 2008-10-09 Toshiba Corp 半導体装置およびその製造方法
KR101341571B1 (ko) 2007-04-30 2013-12-16 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US20080272435A1 (en) * 2007-05-02 2008-11-06 Chien-Ting Lin Semiconductor device and method of forming the same
US7741721B2 (en) * 2007-07-31 2010-06-22 International Business Machines Corporation Electrical fuses and resistors having sublithographic dimensions
JP2009094227A (ja) * 2007-10-05 2009-04-30 Fujitsu Ltd ｎチャネルＭＯＳトランジスタおよびその製造方法、半導体装置
WO2009101824A1 (ja) * 2008-02-13 2009-08-20 Nec Corporation Ｍｉｓ型電界効果トランジスタ及びその製造方法並び半導体装置及びその製造方法
JP5208569B2 (ja) * 2008-04-25 2013-06-12 株式会社東芝 半導体装置
US8592922B2 (en) * 2008-06-09 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor device and a method of manufacturing the same
JP5288907B2 (ja) * 2008-06-27 2013-09-11 株式会社東芝 半導体装置とその製造方法
US8778754B2 (en) 2008-09-15 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a single metal that performs N and P work functions in high-K/metal gate devices
JP2010177240A (ja) * 2009-01-27 2010-08-12 Toshiba Corp 半導体装置及びその製造方法
US8802522B2 (en) * 2010-09-10 2014-08-12 Applied Materials, Inc. Methods to adjust threshold voltage in semiconductor devices
JP5587135B2 (ja) * 2010-10-28 2014-09-10 ルネサスエレクトロニクス株式会社 無線通信用半導体装置
WO2012077256A1 (ja) * 2010-12-06 2012-06-14 パナソニック株式会社 半導体装置及びその製造方法
JP6013084B2 (ja) * 2012-08-24 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6957310B2 (ja) * 2017-10-24 2021-11-02 東京エレクトロン株式会社 半導体装置およびｃｍｏｓトランジスタ

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US764066A (en) * 1904-02-11 1904-07-05 John Mohr Rotary engine.
US5247193A (en) * 1991-02-01 1993-09-21 Olympus Optical Co., Ltd. Semiconductor insulated gate device with four electrodes
JP3287403B2 (ja) * 1999-02-19 2002-06-04 日本電気株式会社 Ｍｉｓ型電界効果トランジスタ及びその製造方法
JP2001060630A (ja) * 1999-08-23 2001-03-06 Nec Corp 半導体装置の製造方法
JP3768871B2 (ja) * 2001-12-18 2006-04-19 株式会社東芝 半導体装置の製造方法
AU2003235175A1 (en) * 2002-04-17 2003-10-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device and its manufacturing method
US6762469B2 (en) * 2002-04-19 2004-07-13 International Business Machines Corporation High performance CMOS device structure with mid-gap metal gate
JP2004207481A (ja) * 2002-12-25 2004-07-22 Renesas Technology Corp 半導体装置およびその製造方法
US6873048B2 (en) * 2003-02-27 2005-03-29 Sharp Laboratories Of America, Inc. System and method for integrating multiple metal gates for CMOS applications
US6790719B1 (en) * 2003-04-09 2004-09-14 Freescale Semiconductor, Inc. Process for forming dual metal gate structures
JP2004319722A (ja) * 2003-04-16 2004-11-11 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6890807B2 (en) * 2003-05-06 2005-05-10 Intel Corporation Method for making a semiconductor device having a metal gate electrode
US7030430B2 (en) * 2003-08-15 2006-04-18 Intel Corporation Transition metal alloys for use as a gate electrode and devices incorporating these alloys
US20050095763A1 (en) * 2003-10-29 2005-05-05 Samavedam Srikanth B. Method of forming an NMOS transistor and structure thereof
US7064050B2 (en) * 2003-11-28 2006-06-20 International Business Machines Corporation Metal carbide gate structure and method of fabrication
EP1734338B1 (en) * 2004-04-07 2013-01-02 Murata Manufacturing Co., Ltd. Angular speed measuring equipment
US7030001B2 (en) * 2004-04-19 2006-04-18 Freescale Semiconductor, Inc. Method for forming a gate electrode having a metal
US20060084217A1 (en) * 2004-10-20 2006-04-20 Freescale Semiconductor, Inc. Plasma impurification of a metal gate in a semiconductor fabrication process
US7064066B1 (en) * 2004-12-07 2006-06-20 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric and a titanium carbide gate electrode
US7667277B2 (en) * 2005-01-13 2010-02-23 International Business Machines Corporation TiC as a thermally stable p-metal carbide on high k SiO2 gate stacks
JP4151976B2 (ja) * 2005-02-25 2008-09-17 株式会社東芝 半導体装置
JP4764030B2 (ja) 2005-03-03 2011-08-31 株式会社東芝 半導体装置及びその製造方法
JP4469782B2 (ja) 2005-11-24 2010-05-26 株式会社東芝 半導体装置及びその製造方法
JP4327820B2 (ja) 2006-06-05 2009-09-09 株式会社東芝 半導体装置およびその製造方法
JP4282691B2 (ja) 2006-06-07 2009-06-24 株式会社東芝 半導体装置
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