JP5288907B2 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JP5288907B2
JP5288907B2 JP2008169074A JP2008169074A JP5288907B2 JP 5288907 B2 JP5288907 B2 JP 5288907B2 JP 2008169074 A JP2008169074 A JP 2008169074A JP 2008169074 A JP2008169074 A JP 2008169074A JP 5288907 B2 JP5288907 B2 JP 5288907B2
Authority
JP
Japan
Prior art keywords
metal layer
gate insulating
insulating film
lower metal
type semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008169074A
Other languages
English (en)
Other versions
JP2010010470A (ja
Inventor
玲華 市原
正人 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008169074A priority Critical patent/JP5288907B2/ja
Priority to US12/491,728 priority patent/US8076732B2/en
Publication of JP2010010470A publication Critical patent/JP2010010470A/ja
Priority to US13/290,552 priority patent/US8410556B2/en
Application granted granted Critical
Publication of JP5288907B2 publication Critical patent/JP5288907B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、金属ゲート電極を用いた相補型半導体装置（ＣＭＩＳ）の素子構造とその製造方法に関する。
半導体デバイスの高性能化、高集積化に伴う実効的なゲート絶縁膜薄膜化の要求を満たすためには、今後メタルゲート電極と高誘電率（以後high-kと称する）ゲート絶縁膜の技術導入が必須である。メタルゲート／high-kゲート絶縁膜を用いたＣＭＩＳトランジスタにおいて適正な性能を得るためには、メタルゲート材料の実効仕事関数φeffがｎチャネル型ＭＩＳトランジスタにおいては３．９〜４．３ｅＶ程度、ｐチャネル型ＭＩＳトランジスタにおいては４．８〜５．２ｅＶ程度であることが必要である。
しかしながら、ｎチャネル型ＭＩＳトランジスタに適した低い仕事関数を有する金属は一般に、トランジスタ形成工程に必須な熱工程に対して安定でなく、特にhigh-kゲート絶縁膜上で、トランジスタ形成後にｎチャネル型ＭＩＳトランジスタに適した３．９〜４．３ｅＶ程度のφeffを実現することが出来ないため、ｎチャネル型ＭＩＳＦＥＴのＶth低減技術として有効な、ＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層のゲートスタック構造中への挿入が必要となる。
一方、ＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層は、ｐチャネル型ＭＩＳＦＥＴのＶthを増大させてしまう為、ｐチャネル型ＭＩＳＦＥＴ領域におけるＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層を剥離する工程が必要とされる。
しかしながら、ＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層は一般にエッチング溶液に対する耐性が低く（例えば、非特許文献１参照）、ｐチャネル型ＭＩＳＦＥＴ領域におけるＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層を剥離する工程や、もしくはそれに付随するマスク剥離工程において、ｎチャネル型ＭＩＳＦＥＴ領域におけるＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層までもが剥離されてしまい、ｎチャネル型ＭＩＳＦＥＴ域において適正なＶth変調が得られないことが懸念されていた。
H.Y.Yu et al., Tech. VLSI, P18(2007)
上記のように、ｎチャネル型ＭＩＳＦＥＴのＶth低減手法としてＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層のゲートスタック構造中への挿入を用いた場合に、ｐチャネル型ＭＩＳＦＥＴ領域に形成されたＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層剥離工程に伴い、ｎチャネル型ＭＩＳＦＥＴ領域のＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層もが剥離されてしまうため、ｎチャネル型ＭＩＳＦＥＴのＶth変調量を制御し難いということが懸念されていた。
本発明はこれを解決すべくなされたもので、ｐチャネル型ＭＩＳＦＥＴ領域に形成されたＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層剥離工程を経ずとも、ｐチャネル型ＭＩＳＦＥＴ領域でのＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層によるＶth変調効果が抑制されるＣＭＩＳ構造を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、半導体基板と、前記半導体基板上に互いに絶縁して設けられたｎ型半導体領域とｐ型半導体領域と、前記ｎ型半導体領域上に形成されたｐチャネル型ＭＩＳトランジスタと、前記ｐ型半導体領域上に形成されたｎチャネル型ＭＩＳトランジスタとを具備し、前記ｐチャネル型ＭＩＳトランジスタは、
前記ｎ型半導体領域上に対向して設けられた第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域の間の前記ｎ型半導体領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１の下部金属層と、前記第１の下部金属層上に形成されたＩＩＡ族及びＩＩＩＡ族に属する少なくとも１つの金属元素を含む第１の上部金属層とを具備し、前記ｎチャネル型ＭＩＳトランジスタは、前記ｐ型半導体領域上に対向して設けられた第２のソース／ドレイン領域と、前記第２のソース／ドレイン領域の間の前記ｐ型半導体領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２の下部金属層と、前記第２の下部金属層上に形成され、前記第１の上部金属層と同一組成の第２の上部金属層とを具備し、前記第１の下部金属層が前記第２の下部金属層よりも厚く、少なくとも前記第２のゲート絶縁膜は前記金属元素を含み、前記第１のゲート絶縁膜に含まれる前記金属元素の原子濃度が、前記第２のゲート絶縁膜に含まれる前記金属元素の原子濃度よりも低いことを特徴とする。
また、本発明の半導体装置の製造方法は、絶縁分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体基板の前記ｎ型半導体層領域及び前記ｐ型半導体領域上に、第１のゲート絶縁膜及び第２のゲート絶縁膜を夫々形成する工程と、前記第２のゲート絶縁膜上に第２の下部金属層を形成する工程と、前記第１のゲート絶縁膜上に、前記第２の下部金属層よりも膜厚が厚い第１の下部金属層を形成する工程と、前記第１及び第２の下部金属層上に、ＩＩＡ族及びＩＩＩＡ族に属する金属元素の少なくとも１つを含む上部金属層を形成する工程とを具備し、前記第１のゲート絶縁膜に含まれる前記金属元素の原子濃度を、前記第２のゲート絶縁膜に含まれる前記金属元素の原子濃度よりも低くすることを特徴とする。
本発明によれば、ｐチャネル型ＭＩＳＦＥＴ領域でのＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層によるＶth変調効果が抑制されるＣＭＩＳ構造を提供することができる。
以下、図面を参照しつつ本発明の実施形態について説明する。
（第１の実施形態）
図1は、本発明の第１の実施形態に係る半導体装置の断面図である。半導体基板としてのＳｉ基板1の表面領域には、素子分離領域（ＳＴＩ）１９により絶縁分離されたｎ型半導体領域４とp型半導体領域５が設けられ、それぞれの領域にｐチャネル型ＭＩＳＦＥＴ１２、ｎチャネル型ＭＩＳＦＥＴ１３が形成されている。前記ｎ型、ｐ型半導体領域４，５は、所謂ウエルとして形成される。
ｎ型半導体領域４の表面上には、例えばＨｆＳｉＯＮといったhigh-kゲート絶縁膜７が、p型半導体領域５の表面上には、例えばＨｆＳｉＯＮといったhigh-kゲート絶縁膜を母体とし、ＩＩＡ族及びＩＩＩＡ族に属する金属元素（例えば、Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ｓｃ，Ｙ，Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，Ｌｕ）のうち少なくとも１つの金属元素を含むゲート絶縁膜７´が形成されている。
なお、ここでゲート絶縁膜７及び７´と記載したのは、後の工程により結果的にｎ型半導体領域のゲート絶縁膜と、p型半導体領域のゲート絶縁膜とに違いが生じるためであり、ｎ型、p型半導体領域それぞれ別々に、ゲート絶縁膜を形成するプロセスを必ずしも必要とするものではない。後述の実施形態においても同様の表記とする。
ｎ型半導体領域上のゲート絶縁膜７の上には、例えばＴａＣを母体とする下部ゲート電極層８が形成されており、p型領域上のゲート絶縁膜7´の上には、例えばＴａＣを母体とする下部ゲート電極層８´が形成されている。ここで下部ゲート電極層８の膜厚は、下部ゲート電極層８´の膜厚よりも厚い。下部ゲート電極層８上及び下部ゲート電極層８´上にはＩＩＡ族及びＩＩＩＡ族に属する金属元素のうち、少なくとも１つの金属元素を含む層９が形成されている。即ち、層９は下部ゲート電極層８上及び下部ゲート電極層８´上において、実質的に同一組成を有する。層9上には、さらに、ＴｉＮｘ、ＴａＣｘ、Ｗなどの高融点金属やポリシリコン電極もしくは、これらの積層構造による上部ゲート電極層１０が形成されている。
図２に、ＴａＣ及び、ＴａＣ／ＩＩＡ或いはＩＩＩＡ金属／ＴａＣからなるゲート電極と、１０００℃アニールとそれに続くフォーミングガスアニール（ＦＧＡ）を経たＨｆＳｉＯＮからなるゲート絶縁膜と、半導体基板で形成されるＭＩＳキャパシタのＶfbを比較して示す。
なお、図２に挿入したゲートスタック構造を表す模式中の「Ｉ．Ｌ．」とは、ＨｆＳｉＯＮ／Ｓｉ間に形成する界面層（Interfacial layer）のことであり、主にＳｉＯ2から構成される。Ｉ．Ｌ．は、Ｓｉ上に直接ＨｆＳｉＯＮを形成した場合にも自然に形成されるが、ＨｆＳｉＯＮ形成前にＳｉ上にＳｉＯ2をＩ．Ｌ．として形成してもよい。
また、以下では、ＴａＣ／ＩＩＡ或いはＩＩＩＡ金属／ＴａＣからなるゲート電極のうち、ゲート絶縁膜に接するＴａＣ層を「下層ＴａＣ」と記載する。ここで、下層ＴａＣ膜厚は１．５ｎｍである。ＴａＣ／ＩＩＡ或いはＩＩＩＡ金属／ＴａＣをゲート電極とする場合には、ＴａＣをゲート電極とする場合に比べ低いＶfbを示しており、ＩＩＡ、ＩＩＩＡ金属によりＶfb低下効果が得られることが分かる。
図３は、ＩＩＡ、ＩＩＩＡ金属としてＥｒもしくはＹｂを用いた場合の、Ｅｒ及びＹｂのゲートスタック中の分布を、１０００℃アニール前後について示した図である。１０００℃アニールにより、Ｅｒ層もしくはＹｂ層からＥｒ、ＹｂがＨｆＳｉＯＮ／Ｉ．Ｌ．／Ｓｉ構造側へ拡散しており、この拡散したＥｒ，Ｙｂが、Ｖfbの負方向への変調をもたらしている。即ち、Ｖfb変調を得るためには、ＩＩＡもしくはＩＩＩＡ族に属する金属元素が、ＨｆＳｉＯＮ／Ｉ．Ｌ．／Ｓｉ構造側へ拡散することが必要である。
次に、ＩＩＡもしくはＩＩＩＡ族に属する金属元素のＨｆＳｉＯＮ／Ｉ．Ｌ．／Ｓｉ構造側への拡散が、下層ＴａＣの膜厚に依存することを示す。図４は１０００℃アニールとそれに続くＦＧＡ後における、ゲート電極中へのＥｒ挿入によるＶfb変調量を、下層ＴａＣ膜厚に対してプロットした図である。ここでＶfb変調量ΔＶｆｂは、下記の（１）式で表わせる。
ΔVfb=Vfb(TaC/Er/TaC/HfSiON/Si)−Vfb(TaC/HfSiON/Si)…（１）
ＥｒによるＶfb変調効果はＴａＣ層の厚膜化とともに損なわれることが分かる。
上述のように、Ｖfb変調はＨｆＳｉＯＮ／Ｉ．Ｌ．／Ｓｉ構造側へのＩＩＡもしくはＩＩＩＡ族に属する金属元素の拡散によりもたらされるものである為、下層ＴａＣが厚膜化するとＨｆＳｉＯＮ／Ｉ．Ｌ．／Ｓｉ構造側へのＥｒ拡散量が減少することで、Ｖfb変調効果が抑制されるものと推定される。
つまり、ｎチャネル型ＭＩＳＦＥＴにおける下層ＴａＣを薄く、ｐチャネル型ＭＩＳＦＥＴにおける下層ＴａＣを厚くすれば、ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴ領域の下層ＴａＣ上に、同じ膜厚のＩＩＡ族及びＩＩＩＡ族に属する金属元素のうち、少なくとも1つの金属元素を含む層９が形成していても、ｎチャネル型ＭＩＳＦＥＴでは、ＩＩＡ族もしくはＩＩＩＡ族に属する金属元素による十分なＶth低下を得ることができる。その一方、ｐチャネル型ＭＩＳＦＥＴでは、ＩＩＡ族及びＩＩＩＡ族に属する金属元素によるＶth増大がもたらされることはない。すなわち、ｐチャネル型ＭＩＳＦＥＴ領域に形成した層９を剥離する必要がなく、それに伴うｎチャネル型ＭＩＳＦＥＴ領域の層９剥離によるＶth不安定性を回避することが出来る。
また、上記のようにｐチャネル型ＭＩＳＦＥＴの下層ＴａＣの膜厚が、ｎチャネル型ＭＩＳＦＥＴの下層ＴａＣの膜厚より大きい場合は、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜７に含まれる「層９から拡散する金属元素」の原子濃度は、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜７´に含まれる「層９から拡散する金属元素」の原子濃度より低くなる。
また、図４から分かるように、下層ＴａＣが１．５ｎｍ以下であれば層９が直接ゲート絶縁膜に接している場合（下層ＴａＣ：０ｎｍ）とほぼ同じ量のＶfb変調が得られる。その一方で、下層ＴａＣが２．５ｎｍ以上であればＶｆb変調の抑制効果はほぼ飽和する傾向にある。すなわち、ｎチャネル型ＭＩＳＦＥＴ領域における下層ＴａＣの厚さは１．５ｎｍ以下、ｐチャネル型ＭＩＳＦＥＴ領域における下層ＴａＣの厚さは２．５ｎｍ以上であることが望ましいと言うことが出来る。
なお、ここでは、下層ＴａＣにおけるＣ／Ｔａ比が１の場合を例に説明したが、無論それ以外の値であっても構わない。例えば、Ｃ／Ｔａ比が１以下の場合は、移動度の観点から好ましい。
また、ここでは、下部金属層がＴａＣの場合を例に説明したが、下部金属層はこれに限るものではない。例えば、下部金属層としてＴｉＮを用いてもよい。ＴｉＮはＴａＣ同様に金属元素拡散に対するバリア性を有する金属であることが知られている。つまり、金属元素の拡散量は、ＴｉＮ膜厚に対して充分な感度を持つため、下層ＴｉＮ膜厚を違えることで、ＩＩＡ族及びＩＩＩＡ族の金属元素のゲート絶縁膜中への拡散量制御することが可能である。
また、ＴｉＮを構成する金属元素であるＴｉは、Ｔａと同様にＩＩＡ族及びＩＩＩＡ族の金属元素とは結合しない一方で、ＴｉＮを構成する非金属元素であるＮは、Ｃと同様にＩＩＡ族及びＩＩＩＡ族の金属元素と結合する。そのため、下層ＴｉＮのＴｉ／Ｎ組成を違えることでＩＩＡ族及びＩＩＩＡ族の金属元素のゲート絶縁膜中への拡散量を制御することが可能である。即ち、ＴｉＮを下部金属層として用いた場合も、本発明の効果を得ることができる。
（第１の実施形態の第１の製造方法）
次に、第１の実施形態の半導体装置の第１の製造方法を説明する。本製造方法は、トランジスタ製造に所謂ゲートファーストプロセス（ゲート先作りプロセス）を用いたものであり、その製造工程を図５〜９に示す。
まず、図５に示すように、半導体基板１に、ＳＴＩ構造の素子分離層１９によって分離されたｎ型半導体領域４上及びｐ型半導体領域５上にゲート絶縁膜７を形成し、その後ゲート絶縁膜７上に下部ゲート電極層８を1モノレイヤー以上１．５ｎｍ以下形成する。ここでは、ゲート絶縁膜７としてＨｆＳｉＯＮをＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、下部ゲート電極層８としてＴａＣをスパッタ法により形成した。
次に、図６に示すように、p型半導体領域５上の下部ゲート電極層８上に、酸化シリコンからなるマスク材１８を形成する。その後、スパッタ法やＣＶＤ法などの成膜方法を用いて、下部ゲート電極層８上及びマスク材１８上に下部ゲート電極層８と同じ材料を、ｎ型半導体領域４上に形成した下部ゲート電極層８の合計の膜厚が２．５ｎｍ以上になるように形成する。ここではＴａＣをスパッタ法により形成する。リフトオフ法によりマスク材１８とともにマスク材１８上の下部ゲート電極層８を剥離して図７に示す構造を得る。
次にｎ型半導体領域４上及びｐ型半導体領域５上の下部ゲート電極層８上にＩＩＡ族及びＩＩＩＡ族に属する金属元素のうち少なくとも１つを含む層９を形成する（図８）。ここではＥｒ層を２．５ｎｍ形成する。
その後は、ｎ型半導体領域４上及びｐ型半導体領域５上の層９上に、ＴａＣx、ＴｉＮ，Ｗなどの高融点金属やポリシリコン電極若しくはこれらの積層構造からなるゲート電極層１０を形成する（図９）。ここでは、ゲート電極層１０としてＴａＣをスパッタ法により堆積する。その後、リソグラフィー及びＲＩＥ（Reactive Ion Etching）等により、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層３、３´、エクステンション領域２、２´、側壁層６及び層間絶縁膜１１を形成し、最終的に図１に示した構造を得る。
なお、図１において、ｐ型半導体領域５上のゲート絶縁膜及び下部ゲート電極層をそれぞれ７´及び８´と記載したのは、ゲートスタック形成後の熱工程で、層９から拡散する金属原子が含有されることにより、結果的にｎ型半導体基板５上のゲート絶縁膜及び下部ゲート電極層とｐ型半導体基板５上のゲート絶縁膜及び下部ゲート電極層とに違いが生じるためである。以降の実施形態の記述においても同様とする。
（第１の実施形態の第２の製造方法）
第1の製造方法では、ｎ型半導体領域４上にのみ追加で下部ゲート電極層を形成することで、ｎ型半導体領域４上の下部ゲート電極層と、ｐ型半導体領域５上の下部ゲート電極層の膜厚を違える方法を示したが、ｐ型半導体領域５上の下部ゲート電極層のみエッチングにより薄膜化することで、ｎ型半導体領域４上の下部ゲート電極層と、ｐ型半導体領域５上の下部ゲート電極層の膜厚を違える方法を用いてもよく、その製造工程を図１０〜１３に示す。
まず、図１０に示すように、半導体基板１に、ＳＴＩ構造の素子分離層１９によって分離されたｎ型半導体領域４上及びｐ型半導体領域５上にゲート絶縁膜７を形成し、その後ゲート絶縁膜７上に下部ゲート電極層８を２．５ｎｍ以上形成する。ここでは、ゲート絶縁膜７としてＨｆＳｉＯＮをＭＯＣＶＤ法により、下部ゲート電極層８としてＴａＣをスパッタ法により形成する。
次に、図１１に示すように、ｎ型半導体領域４上の下部ゲート電極層８上に、マスク材２０を形成する。その後、ＲＩＥといった方法により、マスク材で覆われていないp型半導体領域５上の下部ゲート電極層８をエッチングし、１モノレイヤー以上１．５ｎｍ以下の厚さまで薄膜化した後、マスク材２０を剥離する。
その後、ｎ型半導体領域４上及びp型半導体領域５上の下部ゲート電極層８上に、ＩＩＡ族及びＩＩＩＡ族に属する金属元素のうち少なくとも１つを含む層9を形成し、図１２に示す構造を得る。ここではＥｒ層を２．５ｎｍ形成する。その後は、ｎ型半導体領域４上及びｐ型半導体領域５上の層９上に、ＴａＣx、ＴｉＮ，Ｗなどの高融点金属やポリシリコン電極若しくはこれらの積層構造からなるゲート電極層１０を形成する（図１３）。
ここでは、ゲート電極層１０としてＴａＣをスパッタ法により堆積する。その後、リソグラフィー及びＲＩＥ等のエッチングにより、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層３、３´、エクステンション領域２、２´、側壁層６及び層間絶縁膜１１を形成し、最終的に図１に示す構造を得る。
（第１の実施形態の第1の変形例）
第1の実施形態では、ソース／ドレイン領域として高濃度不純物拡散層を用いる場合について説明したが、無論、ソース／ドレイン領域としてソース／ドレイン電極を用いる、所謂ショットキートランジスタでもかまわない。
ここで、ソース／ドレイン電極の熱プロセスは通常６００℃以下であるため、層９を形成後ソース／ドレイン電極形成前に熱処理を行い、ゲート絶縁膜中に拡散させた金属元素を利用して、閾値電圧を低減する方法を用いることが望まれる。なお、このときの熱処理温度としては、１０００℃以上が好ましい。なお、上限としては、一般的なゲート絶縁膜／ゲート電極の耐熱性温度である１１００℃以下が適当である。
以上、第１の実施形態によれば、ｐチャネル型ＭＩＳＦＥＴ領域の下部金属層の膜厚をｎチャネル型ＭＩＳＦＥＴのそれより厚くすることにより、ｐチャネル型ＭＩＳＦＥＴ領域でのＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層によるＶth変調効果が抑制されたＣＭＩＳ構造を、簡易な製造方法で提供することができる。
（第２の実施形態）
図１４は、本発明の第２の実施形態に係る半導体装置の断面図である。半導体基板としてのＳｉ基板1の表面領域には、ｎ型半導体領域４とp型半導体領域５が設けられ、それぞれの領域にｐチャネル型ＭＩＳＦＥＴ１２、ｎチャネル型ＭＩＳＦＥＴ１３が形成されている。前記ｎ型、ｐ型半導体領域４，５は、所謂ウエルとして形成される。
ｎ型半導体領域４の表面上には、例えばＨｆＳｉＯＮといったhigh-kゲート絶縁膜７が、p型半導体領域５の表面上には、例えばＨｆＳｉＯＮといったhigh-kゲート絶縁膜を母体とし、ＩＩＡ族及びＩＩＩＡ族に属する金属元素のうち少なくとも１つの金属元素を含むゲート絶縁膜７´が形成されている。
ｎ型半導体領域上のゲート絶縁膜７の上には、例えばＴａＣxを母体とする下部ゲート電極層１４が形成されており、p型領域上のゲート絶縁膜7´の上には、例えばＴａＣxを母体とする下部ゲート電極層８が形成されている。ここで下部ゲート電極層１４に含まれる非金属元素の平均濃度Ｎ１と下部ゲート電極１４の厚さＴ１との積は、下部ゲート電極層８に含まれる非金属元素の平均濃度Ｎ２と下部ゲート電極層８の厚さＴ２との積よりも大きい。なお、元素濃度の換算の際、下部ゲート電極層中に含まれるＩＩＡ族及びＩＩＩＡ族に属する金属元素は考慮しない。例えば、下部ゲート電極層が、Ｅｒを含有したＴａＣｘであった場合、非金属元素濃度は、
［Ｃ］＝｛Ｃ／（Ｔａ＋Ｃ）｝×１００ … （２）
と表される。
下部ゲート電極層１４上及び下部ゲート電極層８上には、ＩＩＡ族及びＩＩＩＡ族に属する金属元素のうち少なくとも１つの金属元素を含む層９が形成されている。層9上には、さらに、ＴｉＮｘ、ＴａＣx、Ｗなどの高融点金属やポリシリコン電極もしくは、これらの積層構造による上部ゲート電極層１０が形成されている。
図１５、１６にＴａＣもしくはＴａＣ／ＬａＯｘ／ＴａＣのゲート電極を一方の電極として形成したＭＩＳキャパシタのＣＶ特性を、下層ＴａＣのＣ原子濃度が５０ａｔ．％の場合（図１５）と、下層ＴａＣのＣ原子濃度が５６ａｔ．％の場合（図１６）について示す。ゲート絶縁膜としてはＨｆＳｉＯＮを用い、いずれも１０００℃アニールとそれに続くＦＧＡ（Forming Gas Annealing）を経ている。下層ＴａＣのＣ原子濃度が５０ａｔ．％の場合に比べ、下層ＴａＣのＣ原子濃度が５６ａｔ．％の場合には、ＴａＣ電極中へのＬａＯｘ挿入によるＶfb低下効果が減少していることが分かる。
ところで、ＬａとＣは化合物を形成するため、ＣはＬａと結合することでＬａの拡散を阻害する。一方で、ＴａはＬａと合金を形成しない。すなわち、下層ＴａＣがＣリッチであるほど、Ｖfb変調要因であるＬａのＨｆＳｉＯＮ／Ｉ．Ｌ．／Ｓｉ構造側への拡散が抑制される。ここではＬａ及びＴａＣを用いた例を紹介したが、一般にＩＩＡもしくはＩＩＩＡ族に属する金属は、他の金属とは合金を形成しないが、Ｂ，Ｃ，Ｎ，Ｏといった非金属元素とは化合物を形成する。つまり、上述の現象は、Ｌａ以外のＩＩＡもしくはＩＩＩＡ族に属する金属を用いた場合でも、また下部ゲート電極としてＴａＣ以外の材料を用いた場合にも同様に得られるものである。
すなわち、ｐチャネル型ＭＩＳＦＥＴにおける下部ゲート電極層の非金属元素濃度が、ｎチャネル型ＭＩＳＦＥＴの下部ゲート電極層の非金属元素濃度よりも大きい場合には、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴにおける下部ゲート電極層の非金属元素膜厚を大きく違えずとも、もしくは全く違えずとも本発明の効果を得ることが出来る。
ところで、Ｌａ等の金属元素の拡散防止には、主として金属と結合していない、余剰の非金属元素が強く寄与することが予想される。ここで、ＴａＣｘ中の余剰Ｃ濃度の算出方法を以下に示す。図１７にＣ原子濃度が５６ａｔ．％及び５０ａｔ．％の場合のＴａＣｘのＸＲＤ（X-ray diffraction）ピークプロファイルを示す。いずれの場合にもＴａＣ（Ｔａ：Ｃ＝１：１）結晶のピークが確認される。
また、図１８にＣ原子濃度が７３ａｔ．％及び５０ａｔ．％の場合のＴａＣｘのＸＰＳ（X-ray photoelectron spectroscopy）を示す。Ｔａ４ｆについてはＣ原子濃度に係わらずＴａＣ（Ｔａ：Ｃ＝１：１）のピークを示す一方で、Ｃ１ｓについてはＣ原子濃度が７３ａｔ．％の場合にはＴａＣに帰属されるピークに加え、Ｃ単体に帰属されるピークが出現することが分かる。このことは、Ｃ原子濃度が５０ａｔ．％以上であるようなＴａＣｘはＴａＣ（１：１）結晶とＣ単体との混合物となることを示す。つまり、Ｃ原子濃度が５０ａｔ．％以上であるようなＴａＣｘにおいて、Ｔａと同数のＣがＴａと結合しており、残りのＣがＴａと結合していない余剰のＣであると考えることが出来る。すなわち、Ｃ濃度［Ｃ］＝Ｎ１であるＴａＣｘにおいて、余剰のＣ原子濃度（Atomic % surplus Carbon）は以下のように表すことが出来る。
余剰のＣ原子濃度（Atomic % surplus Carbon）
＝［Ｃ］−［Ｔａ］＝Ｎ１−（１００−Ｎ１）＝２Ｎ１−１００ … （３）
図１９は、ＴａＣ電極中へのＬａ含有層挿入によるＶｆｂ変調量（ΔＶｆｂ＝Ｖｆｂ（ＴａＣ／ＬａＯｘ／ＴａＣ）−Ｖｆｂ（ＴａＣ））を下層ＴａＣｘの余剰Ｃ原子濃度（２Ｎ−１００）と膜厚（Ｔ）との積（２Ｎ−１００）×Ｔに対してプロットしたものである。（２Ｎ−１００）が増大するほどＶｆｂ変調量は抑制され、（２Ｎ−１００）≧１２の領域では、Ｖｆｂ変調抑制効果はほぼ飽和することが分かる。このことから、ｐチャネル型ＭＩＳＦＥＴにおいて下層ＴａＣｘの膜厚（Ｔ１）と平均的Ｃ原子濃度（Ｎ１）が以下の式を満たす場合には、層９を剥離せずともＶｆｂ変調を十分に抑制することが出来る。
（２Ｎ１−１００）×Ｔ１≧１２ … （４）
また、上記のようにｐチャネル型ＭＩＳＦＥＴの下部ゲート電極の非金属元素濃度Ｎ１と膜厚Ｔ１の積（Ｎ１×Ｔ１）が、ｎチャネル型ＭＩＳＦＥＴの下部ゲート電極の非金属元素濃度Ｎ２と膜厚Ｔ２の積（Ｎ２×Ｔ２）より大きい場合は、ｐチャネル型ＭＩＳＦＥＴ領域において層９から拡散する金属元素の拡散がより大幅に抑制される。このため、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜７に含まれる「層９から拡散する金属元素」の原子濃度は、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜７´に含まれる「層９から拡散する金属元素」の原子濃度より低くなる。
（第２の実施形態の第１の製造方法）
次に、第２の実施形態の半導体装置の第１の製造方法を説明する。本製造方法は、トランジスタ製造に所謂ゲートファーストプロセス（ゲート先作りプロセス）を用いたものであるが、その製造工程を図２０〜２３に示す。
まず、図２０に示すように、半導体基板１に、ＳＴＩ構造の素子分離層１９によって分離されたｎ型半導体領域４上及びｐ型半導体領域５上にゲート絶縁膜７を形成し、その後ゲート絶縁膜７上に下部ゲート電極８を1モノレイヤー以上１．５ｎｍ以下形成する。ここでは、ゲート絶縁膜７としてＨｆＳｉＯＮをＭＯＣＶＤ法により、下部ゲート電極層８としてＴａＣをスパッタ法により形成する。
次に、図２１に示すように、p型半導体領域５上の下部ゲート電極層８上に、マスク材２０を形成した後に、ｐ型半導体領域５上のマスク材２０及びｎ型半導体領域４上の下部ゲート電極層８の上部から、最終的に（２Ｎ１−１００）×Ｔ１≧１２を満たすように非金属元素をイオン注入する。ここではＣをイオン注入して下部ゲート電極層１４を形成する。その後ｐ型半導体領域５上のマスク材２０を剥離し図２２に示す構造を得る。
続いて、図２３に示すように、ｎ型半導体領域４上及びｐ型半導体領域５上の下部ゲート電極層８上に、ＩＩＡ族及びＩＩＩＡ族に属する金属元素のうち少なくとも１つを含む層9を形成し、この層９上に、ＴａＣx、ＴｉＮ，Ｗなどの高融点金属やポリシリコン電極、若しくはこれらの積層構造からなるゲート電極層１０を形成する。ここでは、ゲート電極層１０としてＴａＣをスパッタ法により堆積する。
その後、リソグラフィー及びＲＩＥ等のエッチングにより、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層３、３´、エクステンション領域２、２´、側壁層６及び層間絶縁膜１１を形成し、最終的に図１４に示した構造を得る。
なお、図１４において、ｐ型半導体領域５上のゲート絶縁膜を７´と記載したのは、ゲートスタック形成後の熱工程で、層９から拡散する金属原子が含有されることにより、ｐ型半導体基板５上のゲート絶縁膜とｎ型半導体基板５上のゲート絶縁膜に違いが生じるためである。
（第２の実施形態の第２の製造方法）
第１の製造方法では、ｎ型半導体領域４上の下部ゲート電極にのみ非金属元素を注入することでｎ型半導体領域４上の下部ゲート電極層と、ｐ型半導体領域５上の下部ゲート電極層の非金属元素を違える方法を示した。然しながら、ｎ型半導体領域４上の下部ゲート電極層上にのみ追加で非金属元素層を形成することで、ｎ型半導体領域４上の下部ゲート電極層と、ｐ型半導体領域５上の下部ゲート電極層の膜厚と非金属元素濃度を違える方法を用いてもよい。その製造工程を図２４〜２９に示す。
まず、図２４に示すように、半導体基板１に、ＳＴＩ構造の素子分離層１９によって分離されたｎ型半導体領域４上及びｐ型半導体領域５上にゲート絶縁膜７を形成し、その後ゲート絶縁膜７上に下部ゲート電極層８を1モノレイヤー以上１．５ｎｍ以下形成する。ここでは、ゲート絶縁膜７としてＨｆＳｉＯＮをＭＯＣＶＤ法により、下部ゲート電極層８としてＴａＣをスパッタ法により形成する。
次に、図２５に示すように、p型半導体領域５上の下部ゲート電極層８上に、酸化シリコンからなるマスク材１８を形成する。その後、スパッタ法やＣＶＤ法などの成膜方法を用いて、下部ゲート電極層８上及びマスク材１８上に非金属元素層１５を形成する。この際、非金属元素層の膜厚Ｔ１は、下部ゲート電極層８と非金属元素層１５積層構造全体の平均的な非金属元素濃度をＮ１とした場合に（２Ｎ１−１００）×Ｔ１≧１２を満たすようにする。Ｔ１は下部ゲート電極層８と非金属元素層１５積層構造全体の膜厚である。ここでは、非金属元素層１５としてＣをスパッタ法により形成する。その後リフトオフ法によりマスク材１８とともにマスク材１８上の非金属元素層１５を剥離して図２６に示す構造を得る。
次に、図２７に示すように、ｎ型半導体領域４上の非金属元素層１５上、及びｐ型半導体領域５上の下部ゲート電極層８上に、ＩＩＡ族及びＩＩＩＡ族に属する金属元素のうち少なくとも１つを含む層９を形成する。ここでは層９としてＥｒ層を２．５ｎｍ形成する。
その後、図２９に示すように、ｎ型半導体領域４上及びｐ型半導体領域５上の層９上に、ＴａＣｘ、ＴｉＮ，Ｗなどの高融点金属やポリシリコン電極若しくはこれらの積層構造からなるゲート電極層１０を形成する。ここでは、ゲート電極層１０としてＴａＣをスパッタ法により堆積する。その後、リソグラフィー及びＲＩＥ等により、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層３、３´、エクステンション領域２、２´、側壁層６及び層間絶縁膜１１を形成し、最終的に図２９に示す構造を得る。
（第２の変形例）
第２の実施形態では、ソース／ドレイン領域として高濃度不純物拡散層を用いる場合について説明したが、無論、ソース／ドレイン領域としてソース／ドレイン電極を用いる所謂ショットキートランジスタでもかまわない。
ここで、ソース／ドレイン電極の熱プロセスは通常６００℃以下であるため、層９を形成後ソース／ドレイン電極形成前に熱処理を行い、ゲート絶縁膜中に拡散させた金属元素を利用して閾値電圧を低減する方法を用いることが望まれる。なお、このときの熱処理温度としては、１０００℃以上が好ましい。なお、上限としては、一般的なゲート絶縁膜／ゲート電極の耐熱性温度である１１００℃以下が適当である。
以上、第２の実施形態によれば、ｐチャネル領域の下部金属層に非金属元素を注入若しくは堆積させるのみで、ｐチャネル型ＭＩＳＦＥＴ領域でのＩＩＡ族及びＩＩＩＡ族に属する金属元素含有層によるＶth変調効果が抑制されたＣＭＩＳ構造を提供することができる。
上記のように、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、プレート状（線状）半導体層を活性領域として使用するＦＩＮ型ＭＩＳＦＥＴにおいて、閾値の細かな調整にＩＩＡ、ＩＩＩＡ族金属を使用する場合には、本発明を応用することができる。
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
第１の実施形態に関わるＣＭＩＳ半導体装置の断面図。 ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタと、ＴａＣ／ＩＩＡ若しくはＩＩＩＡ金属含有層／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタのＣＶ特性から算出したフラットバンド電圧(Vfb)を示す模式図。 ＴａＣ／ＥｒもしくはＹｂ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタのバックサイドＳＩＭＳ分析により判明した２次イオン強度プロファイルで、（ａ）はＥｒ、（ｂ）はＹｂについて夫々示す。 ゲート電極中へのＥｒ挿入によるＶｆｂ変調量ΔＶｆｂを、下層ＴａＣ膜厚に対してプロットした図。 第１の実施形態に係る半導体装置の第1の製造方法を説明する為の断面図。 図５に続く工程における断面図。 図６に続く工程における断面図。 図７に続く工程における断面図。 図８に続く工程における断面図。 第１の実施形態に係る半導体装置の第２の製造方法を説明する為の断面図。 図１０に続く工程における断面図。 図１１に続く工程における断面図。 図１２に続く工程における断面図。 第２の実施形態に関わるＣＭＩＳ半導体装置の断面図。 ＴａＣｘ及びＴａＣｘ／ＬａＯｘ／ＴａＣｘのゲート電極を一方の電極とするＭＩＳキャパシタのＣＶ特性で、下層ＴａＣのＣ原子濃度が５０ａｔ．％の場合。 ＴａＣｘ及びＴａＣｘ／ＬａＯｘ／ＴａＣｘのゲート電極を一方の電極とするＭＩＳキャパシタのＣＶ特性で、下層ＴａＣのＣ原子濃度が５６ａｔ．％の場合。 Ｃ原子濃度が５０ａｔ．％のＴａＣｘと、Ｃ原子濃度が５６ａｔ．％のＴａＣｘのＸＲＤピークプロファイル。 Ｃ原子濃度が５０ａｔ．％のＴａＣｘと、Ｃ原子濃度が７３ａｔ．％のＴａＣｘのＸＰＳスペクトルで、（ａ）はＴａ４ｆスペクトル、（ｂ）はＣ１ｓスペクトル。 ゲート電極中へのＬａＯｘ挿入によるＶｆｂ変調量ΔＶｆｂを、下層ＴａＣｘの余剰Ｃ原子濃度と下層ＴａＣｘの膜厚との積に対してプロットした図。 第２の実施形態に係る半導体装置の第1の製造方法を説明する為の断面図。 図２０に続く工程における断面図。 図２１に続く工程における断面図。 図２２に続く工程における断面図。 第２の実施形態に係る半導体装置の第２の製造方法を説明する為の断面図。 図２４に続く工程における断面図。 図２５に続く工程における断面図。 図２６に続く工程における断面図。 図２７に続く工程における断面図。 図２８に続く工程における断面図。
符号の説明
１…Ｓｉ半導体基板
２、２´…拡散層
３、３´…エクステンション領域
４…ｎ型半導体領域
５…ｐ型半導体領域
６…側壁層
７、７´…ゲート絶縁膜
８、８´、１４…下部ゲート電極層
９…ＩＩＡ族及びＩＩＩＡ族に属する金属元素のうち少なくとも１つを含む層
１０…ゲート電極最上層
１１…層間絶縁膜
１２…ｐチャネル型ＭＩＳトランジスタ
１３…ｎチャネル型ＭＩＳトランジスタ
１５…非金属元素層
１８、２０…マスク材
１９…ＳＴＩ（素子分離領域）

Claims (16)

  1. 半導体基板と、
    前記半導体基板上に互いに絶縁して設けられたｎ型半導体領域とｐ型半導体領域と、
    前記ｎ型半導体領域上に形成されたｐチャネル型ＭＩＳトランジスタと、
    前記ｐ型半導体領域上に形成されたｎチャネル型ＭＩＳトランジスタと、
    を具備し、
    前記ｐチャネル型ＭＩＳトランジスタは、
    前記ｎ型半導体領域上に対向して設けられた第１のソース／ドレイン領域と、
    前記第１のソース／ドレイン領域の間の前記ｎ型半導体領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１の下部金属層と、
    前記第１の下部金属層上に形成されたＩＩＡ族及びＩＩＩＡ族に属する少なくとも１つの金属元素を含む第１の上部金属層と、
    を具備し、
    前記ｎチャネル型ＭＩＳトランジスタは、
    前記ｐ型半導体領域上に対向して設けられた第２のソース／ドレイン領域と、
    前記第２のソース／ドレイン領域の間の前記ｐ型半導体領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された第２の下部金属層と、
    前記第２の下部金属層上に形成され、前記第１の上部金属層と同一組成を有する第２の上部金属層とを具備し、
    前記第１の下部金属層が前記第２の下部金属層よりも厚く、少なくとも前記第２のゲート絶縁膜は前記金属元素を含み、前記第１のゲート絶縁膜に含まれる前記金属元素の原子濃度が、前記第２のゲート絶縁膜に含まれる前記金属元素の原子濃度よりも低いことを特徴とする半導体装置。
  2. 前記第１の下部金属層の膜厚が２．５ｎｍ以上であり、前記第２の下部金属層の膜厚が１．５ｎｍ以下であることを特徴とする請求項1に記載の半導体装置。
  3. 前記第１及び第２の下部金属層がタンタルカーバイドを含むことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記タンタルカーバイドのＣ／Ｔａ比が1以下であることを特徴とする請求項３に記載の半導体装置。
  5. 半導体基板と、
    前記半導体基板上に互いに絶縁して設けられたｎ型半導体領域とｐ型半導体領域と、
    前記ｎ型半導体領域上に形成されたｐチャネル型ＭＩＳトランジスタと、
    前記ｐ型半導体領域上に形成されたｎチャネル型ＭＩＳトランジスタと、
    を具備し、
    前記ｐチャネル型ＭＩＳトランジスタは、
    前記ｎ型半導体領域上に対向して設けられた第１のソース／ドレイン領域と、
    前記第１のソース／ドレイン領域の間の前記ｎ型半導体領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成され、第１の非金属元素を含む第１の下部金属層と、
    前記第１の下部金属層上に形成されたＩＩＡ族及びＩＩＩＡ族に属する少なくとも１つの金属元素を含む第１の上部金属層と、
    を具備し、前記ｎチャネル型ＭＩＳトランジスタは、
    前記ｐ型半導体領域上に対向して設けられた第２のソース／ドレイン領域と、
    前記第２のソース／ドレイン領域の間の前記ｐ型半導体領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成され、第２の非金属元素を含む第２の下部金属層と、
    前記第２の下部金属層上に形成され、前記第１の上部金属層と同一組成の第２の上部金属層とを具備し、
    前記第１の下部金属層の平均的な非金属原子濃度（Ｎ１）（単位はAtomic ％、但し前記第１の上部金属から拡散する前記金属元素は濃度計算から除く）と前記第１の下部金属層の膜厚（Ｔ１）(単位はｎｍ)の積（Ｎ１×Ｔ１）が、前記第２の下部金属層の平均的な非金属原子濃度（Ｎ２）（単位はAtomic ％、但し前記第２の上部金属から拡散する前記金属元素は濃度計算から除く）と前記第２の下部金属層の膜厚（Ｔ２）(単位はｎｍ)の積（Ｎ２×Ｔ２）よりも大きく、
    少なくとも前記第２のゲート絶縁膜は前記金属元素を含み、前記第１のゲート絶縁膜に含まれる前記金属元素の原子濃度が、前記第２のゲート絶縁膜に含まれる前記金属元素の原子濃度よりも低いことを特徴とする半導体装置。
  6. 前記第１及び第２の下部金属層がタンタルカーバイドを含むことを特徴とする請求項５に記載の半導体装置。
  7. 前記Ｎ１及びＴ１が（２Ｎ１−１００）×Ｔ１≧１２を満足することを特徴とする請求項6に記載の半導体装置。
  8. 前記Ｎ２、Ｔ２が、Ｎ２≦５０ Atomic ％、Ｔ２≦１．５ｎｍを満足することを特徴とする請求項７に記載の半導体装置。
  9. 絶縁分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体基板の前記ｎ型半導体層領域及び前記ｐ型半導体領域上に、第１のゲート絶縁膜及び第２のゲート絶縁膜を夫々形成する工程と、
    前記第２のゲート絶縁膜上に第２の下部金属層を形成する工程と、
    前記第１のゲート絶縁膜上に、前記第２の下部金属層よりも膜厚が厚い第１の下部金属層を形成する工程と、
    前記第１及び第２の下部金属層上に、ＩＩＡ族及びＩＩＩＡ族に属する金属元素の少なくとも１つを含む第１及び第２の上部金属層を形成する工程と、
    を具備し、前記第１のゲート絶縁膜に含まれる前記金属元素の原子濃度を、前記第２のゲート絶縁膜に含まれる前記金属元素の原子濃度よりも低くすることを特徴とする半導体装置の製造方法。
  10. 前記第１の下部金属層を形成する工程は、
    前記第１のゲート絶縁膜上に前記第２の下部金属層と同じ膜厚の第３の下部金属層を形成する工程と、
    前記第３の下部金属層上にのみ第４の下部金属層を形成することにより、前記第１の下部金属層を形成する工程と、
    を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第２の下部金属層を形成する工程は、
    前記第２のゲート絶縁膜上に前記第１の下部金属層と同じ膜厚の第３の下部金属層を形成する工程と、
    前記第３の下部金属層をエッチングして薄膜化することにより、前記第２の下部金属層を形成する工程と、
    を具備することを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 絶縁分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体基板の前記ｎ型及びｐ型半導体領域上に、第１及び第２のゲート絶縁膜を夫々形成する工程と、
    前記第２のゲート絶縁膜上に第２の下部金属層を形成する工程と、
    前記第１のゲート絶縁膜上に、平均的な非金属元素の原子濃度と膜厚の積が前記第２の下部金属層よりも大きい第１の下部金属層を形成する工程と、
    前記第１及び第２の下部金属層上にＩＩＡ族及びＩＩＩＡ族に属する金属元素の少なくとも１つを含む第１及び第２の上部金属層を形成する工程と、
    を具備し、前記第１のゲート絶縁膜に含まれる前記金属元素の原子濃度を、前記第２のゲート絶縁膜に含まれる前記金属元素の原子濃度よりも低くすることを特徴とする半導体装置の製造方法。
  13. 前記第１の下部金属層を形成する工程は、
    前記第１のゲート絶縁膜上に第３の下部金属層を形成する工程と、
    前記第３の下部金属層に非金属元素を注入することにより、前記第１の下部金属層を形成する工程と
    を具備することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第１の下部金属層を形成する工程は、
    前記第１のゲート絶縁膜上に第３の下部金属層を形成する工程と、
    前記第３の下部金属層上に非金属元素層を形成することにより、前記第１の下部金属層を形成する工程と
    を具備することを特徴とする請求項１２に記載の半導体装置の製造方法。
  15. 前記第１及び第２のゲート絶縁膜、前記第１及び第２の下部金属層、前記第１及び第２の上部金属層を加工し、前記第１と第２のゲート電極を形成する工程と、
    ｐ型不純物を前記ｎ型半導体領域表面に導入する工程と、
    ｎ型不純物を前記ｐ型半導体領域表面に導入する工程と、
    前記ｎ型、ｐ型不純物を活性化するための熱処理を行う工程と、
    をさらに具備することを特徴とする請求項９乃至１４のいずれかに記載の半導体装置の製造方法。
  16. 前記第１及び第２のゲート絶縁膜、前記第１及び第２の下部金属層、前記第１及び第２の上部金属層とを加工し、前記第１及び第２のゲート電極を形成する工程と、
    前記金属元素を第２のゲート絶縁膜中に拡散させる熱処理工程と、
    前記熱処理工程の後に、前記第１のゲート電極を挟む前記ｎ型半導体領域表面に第１のソース／ドレイン電極を形成する工程と、
    前記熱処理工程の後に、前記第２のゲート電極を挟む前記ｐ型半導体領域表面に第２のソース／ドレイン電極を形成する工程と、
    を具備することを特徴とする請求項９乃至１４のいずれかに記載の半導体装置の製造方法。
JP2008169074A 2008-06-27 2008-06-27 半導体装置とその製造方法 Expired - Fee Related JP5288907B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008169074A JP5288907B2 (ja) 2008-06-27 2008-06-27 半導体装置とその製造方法
US12/491,728 US8076732B2 (en) 2008-06-27 2009-06-25 Semiconductor device
US13/290,552 US8410556B2 (en) 2008-06-27 2011-11-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008169074A JP5288907B2 (ja) 2008-06-27 2008-06-27 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2010010470A JP2010010470A (ja) 2010-01-14
JP5288907B2 true JP5288907B2 (ja) 2013-09-11

Family

ID=41446349

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008169074A Expired - Fee Related JP5288907B2 (ja) 2008-06-27 2008-06-27 半導体装置とその製造方法

Country Status (2)

Country Link
US (2) US8076732B2 (ja)
JP (1) JP5288907B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5147588B2 (ja) * 2008-08-04 2013-02-20 パナソニック株式会社 半導体装置
US8343865B2 (en) * 2010-01-21 2013-01-01 Renesas Electronics Corporation Semiconductor device having dual work function metal
US20120313149A1 (en) * 2011-06-09 2012-12-13 Beijing Nmc Co., Ltd. Semiconductor structure and method for manufacturing the same
US8766379B2 (en) * 2011-09-22 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer scavenging metal gate stack for ultra-thin interfacial dielectric layer
FR3070220A1 (fr) * 2017-08-16 2019-02-22 Stmicroelectronics (Crolles 2) Sas Cointegration de transistors sur substrat massif, et sur semiconducteur sur isolant

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285208A1 (en) * 2004-06-25 2005-12-29 Chi Ren Metal gate electrode for semiconductor devices
JP4764030B2 (ja) * 2005-03-03 2011-08-31 株式会社東芝 半導体装置及びその製造方法
US20070052036A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Transistors and methods of manufacture thereof
US20070052037A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Semiconductor devices and methods of manufacture thereof
JP2007080995A (ja) * 2005-09-13 2007-03-29 Toshiba Corp 半導体装置
JP4398939B2 (ja) * 2005-12-20 2010-01-13 株式会社東芝 半導体装置
JP2008060538A (ja) * 2006-07-31 2008-03-13 Toshiba Corp 半導体装置およびその製造方法
JP4271230B2 (ja) * 2006-12-06 2009-06-03 株式会社東芝 半導体装置
US7807522B2 (en) * 2006-12-28 2010-10-05 Texas Instruments Incorporated Lanthanide series metal implant to control work function of metal gate electrodes
JP5178152B2 (ja) * 2007-11-05 2013-04-10 株式会社東芝 相補型半導体装置及びその製造方法
JP5349903B2 (ja) * 2008-02-28 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP5208569B2 (ja) * 2008-04-25 2013-06-12 株式会社東芝 半導体装置
JP2009267180A (ja) * 2008-04-28 2009-11-12 Renesas Technology Corp 半導体装置
US20100308418A1 (en) * 2009-06-09 2010-12-09 Knut Stahrenberg Semiconductor Devices and Methods of Manufacture Thereof

Also Published As

Publication number Publication date
US20090321844A1 (en) 2009-12-31
US8410556B2 (en) 2013-04-02
US8076732B2 (en) 2011-12-13
JP2010010470A (ja) 2010-01-14
US20120049289A1 (en) 2012-03-01

Similar Documents

Publication Publication Date Title
TWI624060B (zh) 具有鎢閘極電極的半導體裝置及其製造方法
JP5349903B2 (ja) 半導体装置の製造方法および半導体装置
JP2009059882A (ja) 半導体装置
JP2003273350A (ja) 半導体装置及びその製造方法
JP2008147393A (ja) 半導体装置及びその製造方法
TW201707071A (zh) 半導體裝置及半導體裝置之製造方法
JP2009164207A (ja) 半導体装置及びその製造方法
JP5288907B2 (ja) 半導体装置とその製造方法
US7939396B2 (en) Base oxide engineering for high-K gate stacks
JP2009194068A (ja) 半導体装置
KR100729354B1 (ko) 유전막의 전기적 특성 향상을 위한 반도체 소자의 제조방법
TW201208041A (en) Semiconductor device and manufacturing method thereof
JP5275056B2 (ja) 半導体装置の製造方法及び半導体装置
US8294201B2 (en) High-k gate dielectric and method of manufacture
JPWO2007116470A1 (ja) 半導体装置及びその製造方法
JP2004079729A (ja) 半導体装置
JP5197986B2 (ja) 半導体装置の製造装置
US8062978B2 (en) Crystalline aluminum oxide layers having increased energy band gap, charge trap layer devices including crystalline aluminum oxide layers, and methods of manufacturing the same
JP5086665B2 (ja) 半導体装置およびその製造方法
JP2012054531A (ja) 半導体装置及びその製造方法
US20100176455A1 (en) Semiconductor device having insulated gate field effect transistors and method of fabricating the same
JP2011103329A (ja) 半導体装置及びその製造方法
JP2009038229A (ja) 半導体装置
Lim et al. Yttrium-and Terbium-Based Interlayer on $\hbox {SiO} _ {2} $ and $\hbox {HfO} _ {2} $ Gate Dielectrics for Work Function Modulation of Nickel Fully Silicided Gate in nMOSFET
JP2011243750A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110323

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130604

R151 Written notification of patent or utility model registration

Ref document number: 5288907

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees