FR3070220A1 - Cointegration de transistors sur substrat massif, et sur semiconducteur sur isolant - Google Patents

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Abstract

L'invention concerne une puce électronique comprenant un premier transistor (BULK) disposé dans et sur un substrat (8) massif, un deuxième transistor (FDSOI) disposé dans et sur une couche de matériau semiconducteur (12) sur isolant (10) d'une première épaisseur et un troisième transistor (PDSOI) disposé dans et sur une couche de matériau semiconducteur (12, 22) sur isolant (10) d'une seconde épaisseur, la seconde épaisseur étant supérieure à la première.

Description

COINTEGRATION DE TRANSISTORS SUR SUBSTRAT MASSIF, ET SUR SEMICONDUCTEUR SUR ISOLANT
Domaine
La présente demande concerne des puces électroniques comprenant des transistors formés dans un substrat massif, et des transistors de type semiconducteur sur isolant (SOI ou Semiconductor On Isolator) .
Exposé de l'art antérieur
Il existe différents types de structures sur lesquelles peuvent être formés des transistors, par exemple des substrats massifs ou des structures SOI. Parmi les transistors formés dans et sur les structures SOI, on distingue deux types de transistors ayant des épaisseurs de couche de silicium différentes.
Des transistors PDSOI (de l'anglais Partially Depleted SOI) sont caractérisés par une couche de silicium dont l'épaisseur est suffisamment grande, par exemple supérieure à 30 nm, pour que, en fonctionnement, la couche de silicium ne soit jamais entièrement déplétée.
Les transistors PDSOI comprennent un canal dopé et une couche d'isolant (BOX) d'épaisseur généralement comprise entre 100 et 200 nm. Les transistors PDSOI sont généralement utilisés en tant que transistors de puissance pour des circuits analogiques.
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La formation de transistors PDSOI a l'avantage d'être connue et maîtrisée dans l'industrie électronique. Cependant, la réduction des dimensions de tels composants, autres que l'épaisseur de la couche de silicium, en gardant des performances élevées est problématique.
Des transistors FDSOI (de l'anglais Fully Depleted SOI) sont caractérisés par une couche de silicium dont l'épaisseur est suffisamment petite, par exemple inférieure à 20 nm, pour que, dans certains modes de fonctionnement, la couche de silicium soit entièrement déplétée.
Les transistors FDSOI comprennent généralement un canal non dopé ou peu dopé et une couche d'isolant (BOX) d'épaisseur généralement comprise entre 5 et 50 nm. La résistance source/drain de tels transistors est plus élevée que celle des transistors PDSOI.
Les transistors FDSOI sont préférés pour des circuits logiques, pour leur rapidité.
Un avantage des transistors FDSOI est qu'ils ont des courants de fuite et une consommation plus faible que les transistors PDSOI. De plus, il est plus facile d'y contrôler les effets de canal court. Cependant, les faibles dimensions peuvent rendre la fabrication difficile. De plus, la faible épaisseur de
silicium limite les courants électriques. on trouve des
Dans les circuits intégrés communs,
cointégrations de transistors sur substrat massif et de
transistors SOI d'un type donné.
Résumé
On prévoit ici des puces comprenant des transistors sur
substrat massif, des transistors FDSOI et des transistors PDSOI et on prévoit aussi un procédé pour la réalisation simple de telles puces.
Ainsi, un mode de réalisation prévoit une puce électronique comprenant un premier transistor disposé dans et sur un substrat massif, un deuxième transistor disposé dans et sur une couche de matériau semiconducteur sur isolant d'une première
B16134 - 17-RO-0166 épaisseur et un troisième transistor disposé dans et sur une couche de matériau semiconducteur sur isolant d'une seconde
épaisseur , la seconde épaisseur étant supérieure à la première. épaisseur est
Selon un mode de réalisation, la première
inférieure à 20 nm.
Selon un mode de réalisation, la première épaisseur est
comprise entre 5 et 20 : nm.
Selon un mode de réalisation, la première épaisseur est
égale à 7 nm à 10 % près.
Selon un mode de réalisation, la seconde épaisseur est
supérieure à 30 nm.
Selon un mode de réalisation, la seconde épaisseur est
comprise entre 30 et 50 nm •
Selon un mode de réalisation, la seconde épaisseur est
égale à 35 nm à 10 % près.
Un mode de réalisation prévoit un procédé de fabrication sur une même puce, dans une première région d'un premier transistor formé dans un substrat massif, dans une deuxième région d'un deuxième transistor formé dans une couche de matériau semiconducteur sur isolant d'une première épaisseur et dans une troisième région d'un troisième transistor formé dans une couche de matériau semiconducteur sur isolant d'une seconde épaisseur supérieure à la première comprenant : prévoir une structure semiconducteur sur isolant dont la couche de matériau semiconducteur a la première épaisseur ; former des première et seconde couches isolantes sur la structure ; retirer les première et seconde couches isolantes de la première région ; oxyder la couche de matériau semiconducteur de la structure semiconducteur sur isolant dans la première région ; retirer la seconde couche isolante de la troisième région ; retirer au moins partiellement l'oxyde de la première région et la première couche isolante sur la troisième région ; faire croître du silicium sur le substrat de la première région et sur la couche de matériau semiconducteur de la troisième région jusqu'à ce que la couche de matériau semiconducteur de la troisième région atteigne la seconde
B16134 - 17-RO-0166 épaisseur ; et retirer les première et seconde couches isolantes de la deuxième région.
Selon un mode de réalisation, l'oxyde de la première région est entièrement retiré.
Selon un mode de réalisation, une portion de l'oxyde de la première région est conservée.
Selon un mode de réalisation, la première couche isolante est en oxyde de silicium.
Selon un mode de réalisation, la seconde couche isolante est en nitrure de silicium.
Selon un mode de réalisation, la première épaisseur est inférieure à 20 nm.
Selon un mode de réalisation, la seconde épaisseur est supérieure à 30 nm.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
les figures IA à 1H sont des vues en coupe de trois régions d'une puce à différentes étapes d'un procédé de fabrication de trois types de transistors ; et les figures 2A et 2B illustrent des étapes d'une variante du procédé de fabrication décrit en relation avec les figures IA à 1H.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, la fabrication de la structure SOI initiale n'est pas détaillée.
Sauf précision contraire, l'expression approximativement signifie à 10 % près, de préférence à 5 % près.
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Les figures IA à 1H sont des vues en coupe de trois régions d'une même puce à différentes étapes d'un procédé de fabrication de trois types de transistors. Un transistor sur substrat massif sera fabriqué dans et sur une région 2. Un transistor FDSOI sera fabriqué dans et sur une région 4. Un transistor PDSOI sera fabriqué dans et sur une région 6.
La figure IA illustre une étape initiale de fabrication. Les trois régions 2, 4 et 6 comprennent une structure SOI, c'està-dire un substrat semiconducteur 8 recouvert d'une couche isolante 10 et d'une couche de matériau semiconducteur 12. Le substrat 8 et la couche de matériau semiconducteur 12 sont par exemple en silicium, mais pourraient être en un autre matériau semiconducteur tel que le silicium germanium. La couche isolante 10 est par exemple en oxyde de silicium. L'épaisseur de la couche de matériau semiconducteur 12 est celle de la couche de matériau semiconducteur d'un transistor FDSOI c'est-à-dire inférieure à 20 nm. L'épaisseur de la couche 12 est par exemple comprise entre 5 et 12 nm, par exemple approximativement 7 nm.
Au cours de l'étape initiale de fabrication, la couche 12 des régions 2, 4 et 6 est recouverte d'une couche isolante 14, par exemple en oxyde de silicium. La couche isolante 14 est recouverte d'une couche isolante 16. La couche 16 est par exemple en nitrure de silicium. La couche 14 est une couche d'arrêt de gravure et la couche 16 est une couche de masquage.
Au cours de l'étape illustrée par la figure IB, un masque de résine, non représenté, est déposé sur les régions 2, 4 et 6. Une ouverture est formée dans ce masque au-dessus la région 2. La couche 16 et la couche 14 de la région 2 sont retirées à travers cette ouverture. Le masque de résine est retiré avant ou après l'élimination de la couche 14.
Au cours de l'étape illustrée par la figure IC, une oxydation est effectuée. La couche de matériau semiconducteur 12 est oxydée de telle manière que, dans la région 2, le substrat 8 soit recouvert d'une unique couche d'oxyde 18 comprenant la couche isolante 10. L'épaisseur de cette couche 18 est par exemple égale
B16134 - 17-RO-0166 à la différence d'épaisseur voulue entre la couche de matériau semiconducteur d'un transistor FDSOI et celle d'un transistor PDSOI. Les régions 4 et 6 sont protégées par la couche isolante de nitrure de silicium 16 et ne sont pas affectées par l'oxydation.
Au cours de l'étape illustrée par la figure 1D, un masque de résine est déposé sur les régions 2, 4 et 6. Une ouverture est formée dans le masque 20 au-dessus la région 6. La couche isolante 16 de la région 6 est ensuite gravée à travers cette ouverture.
Au cours de l'étape illustrée par la figure 1E, les restes du masque 20 sont retirés et un nouveau masque 21 de résine est déposé sur les régions 2, 4 et 6. Des ouvertures sont formées dans le masque 21 au-dessus les régions 2 et 6.
Les régions 2 et 6 sont gravées à travers les ouvertures de manière à retirer la couche d'oxyde de silicium 18 de la région 2 et la couche d'oxyde de silicium 14 de la région 6. Le substrat 8 de la région 2 et la couche de matériau semiconducteur 12 de la région 6 sont donc découverts.
Au cours de l'étape illustrée par la figure 1F, le masque est retiré de la région 4. Une épitaxie est ensuite effectuée de manière à faire croître du silicium dans la région 2, sur le substrat 8 et dans la région 6, sur la couche de matériau semiconducteur 12. Des zones 22 de silicium sont formées par cette épitaxie et sont séparées, en figure 1F, du substrat 8 et de la couche 12 par des pointillés. Les zones 22 ont une même épaisseur qui correspond à la différence d'épaisseur entre la couche de matériau semiconducteur d'un transistor FDSOI et celle d'un transistor PDSOI. L'épaisseur des zones 22 est par exemple supérieure à 10 nm, par exemple 25 nm. Ainsi, en région 6, les couches 12 et 22 constituent une unique couche de matériau semiconducteur d'une épaisseur supérieure à 30 nm. L'épaisseur de cette unique couche est par exemple comprise entre 30 et 50 nm, par exemple approximativement égale à 35 nm.
La région 4 est protégée par la couche 16 et n'est pas affectée par 1'épitaxie.
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Au cours de l'étape illustrée par la figure IG, une couche de protection 24, par exemple en oxyde de silicium, est formée sur les zones 22 par oxydation thermique.
Au cours de l'étape illustrée par la figure 1H, la couche isolante 16 est éliminée par gravure. Les régions 2 et 6 sont protégées par la couche de protection 24 et ne sont pas affectées par la gravure. Les couches de protection 24 des régions 2 et 6 et la couche isolante 14 sont ensuite retirées.
Des transistors, représentés dans les figures par leurs grilles 26, sont ensuite formés dans les régions 2, 4 et 6 par les procédés usuels de fabrication comprenant la formation d'un isolant de grille, d'un conducteur de grille, d'espaceurs et de zones de source et de drain.
Le transistor de la région 2 est sur un substrat massif (BULK), celui de la région 4 est un transistor FDSOI et celui de la région 6 est un transistor PDSOI.
Selon un autre mode de réalisation, il est possible d'ajuster le procédé de fabrication décrit en relation avec les figures IA à 1H pour former, en plus des régions 2, 4 et 6, des régions 28 comprenant une portion 30 de la couche d'oxyde 18 des figures IC et 1D. Les régions 28 sont par exemple situées entre deux régions 2, 4 ou 6, et les portions 30 servent par exemple à isoler les transistors de ces régions l'un de l'autre.
La figure 2A correspond à l'étape de la figure IG. Les régions 2, 4 et 6, à droite, sont celles décrites en relation avec la figure IG. La région 28, à gauche, est obtenue par les mêmes étapes que la région 2, à l'exception de l'étape de la figure 1E qui est modifiée. Plus précisément, au cours de l'étape de la figure 1E, une portion 30 de la couche 18 d'oxyde de la région 28 n'est pas retirée. Cette portion a par exemple la forme d'une ligne. L'épitaxie de l'étape de la figure 1F fait ensuite croître du silicium dans la région 28 autour de cette portion 30.
Les grilles de transistors étant toutes formées à un pas égal les unes des autres, la région 28 peut correspondre à une
B16134 - 17-RO-0166 région où sera formée une grille mais où l'on ne souhaite pas former de transistor.
Comme l'illustre la figure 2B, dont les régions de droite sont les régions 2, 4 et 6 illustrées en figure 1H, la 5 portion 30 de la région 28, à gauche, est alors située sous l'emplacement où sera formée une grille.

Claims (14)

  1. REVENDICATIONS
    1. Puce électronique comprenant un premier transistor (BULK) disposé dans et sur un substrat (8, 22) massif, un deuxième transistor (FDSOI) disposé dans et sur une couche de matériau semiconducteur (12) sur isolant (10) d'une première épaisseur et un troisième transistor (PDSOI) disposé dans et sur une couche de matériau semiconducteur (12, 22) sur isolant (10) d'une seconde épaisseur, la seconde épaisseur étant supérieure à la première.
  2. 2. Puce électronique selon la revendication 1, dans laquelle la première épaisseur est inférieure à 20 nm.
  3. 3. Puce électronique selon la revendication 1 ou 2, dans laquelle la première épaisseur est comprise entre 5 et 20 nm.
  4. 4. Puce électronique selon l'une quelconque des revendications 1 à 3, dans laquelle la première épaisseur est égale à 7 nm à 10 % près.
  5. 5. Puce électronique selon l'une quelconque des revendications 1 à 4, dans laquelle la seconde épaisseur est supérieure à 30 nm.
  6. 6. Puce électronique selon l'une quelconque des revendications 1 à 5, dans laquelle la seconde épaisseur est comprise entre 30 et 50 nm.
  7. 7. Puce électronique selon l'une quelconque des revendications 1 à 6, dans laquelle la seconde épaisseur est égale à 35 nm à 10 % près.
  8. 8. Procédé de fabrication sur une même puce, dans une première région (2) d'un premier transistor formé dans un substrat (8) massif, dans une deuxième région (4) d'un deuxième transistor formé dans une couche de matériau semiconducteur (12) sur isolant (10) d'une première épaisseur et dans une troisième région (6) d'un troisième transistor formé dans une couche de matériau semiconducteur (12) sur isolant (10) d'une seconde épaisseur supérieure à la première, comprenant :
    B16134 - 17-RO-0166 prévoir une structure semiconducteur sur isolant (8, 10, 12) dont la couche de matériau semiconducteur (12) a la première épaisseur ;
    former des première (14) et seconde (16) couches isolantes sur la structure ;
    retirer les première (14) et seconde (16) couches isolantes de la première région (2) ;
    oxyder la couche de matériau semiconducteur (12) de la structure semiconducteur sur isolant (8, 10, 12) dans la première région (12) ;
    retirer la seconde couche (16) isolante de la troisième région (6) ;
    retirer au moins partiellement l'oxyde (18) de la première région (2) et la première couche isolante (14) sur la troisième région (6) ;
    faire croître du silicium sur le substrat (8) de la première région (2) et sur la couche de matériau semiconducteur (12) de la troisième région (6) jusqu'à ce que la couche de matériau semiconducteur (12) de la troisième région (6) atteigne la seconde épaisseur ; et retirer les première (14) et seconde (16) couches isolantes de la deuxième région (4).
  9. 9. Procédé selon la revendication 8, dans lequel l'oxyde (18) de la première région (2) est entièrement retiré.
  10. 10. Procédé selon la revendication 8, dans lequel une portion de l'oxyde (18) de la première région (2) est conservée.
  11. 11. Procédé selon l'une quelconque des revendications 8 à 10, dans lequel la première couche isolante est en oxyde de silicium.
  12. 12. Procédé selon l'une quelconque des revendications 8 à 11, dans lequel la seconde couche isolante est en nitrure de silicium.
  13. 13. Procédé selon l'une quelconque des revendications 8 à 12, dans lequel la première épaisseur est inférieure à 20 nm.
    B16134 - 17-RO-0166
  14. 14. Procédé selon l'une quelconque des revendications 8 à 13, dans lequel la seconde épaisseur est supérieure à 30 nm.
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