JP2012080076A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JP2012080076A
JP2012080076A JP2011152119A JP2011152119A JP2012080076A JP 2012080076 A JP2012080076 A JP 2012080076A JP 2011152119 A JP2011152119 A JP 2011152119A JP 2011152119 A JP2011152119 A JP 2011152119A JP 2012080076 A JP2012080076 A JP 2012080076A
Authority
JP
Japan
Prior art keywords
gate oxide
oxide film
region
substrate
plane orientation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011152119A
Other languages
English (en)
Inventor
Masafumi Hamaguchi
雅史 濱口
Ryoji Hasumi
良治 蓮見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JP2012080076A publication Critical patent/JP2012080076A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract


【課題】DSB基板の表面領域上に少なくとも３つの異なるゲート酸化膜厚を有する半導体装置とその製造方法を提供する。
【解決手段】Ｓｉ(100)面方位領域と、Ｓｉ(110)面方位領域を基板の同一表面に具備する直接シリコン接合基板（Direct Silicon Bonded 基板：DSB基板）を設け、前記直接シリコン接合基板の表面にゲート酸化膜を形成するため、第１の酸化プロセスを行ない、前記直接シリコン接合基板のＳｉ(110)面方位領域に形成された前記ゲート酸化膜は、前記直接シリコン接合基板のＳｉ(100)面方位領域上に形成されたゲート酸化膜より厚く、前記DSB基板の表面の一部から前記ゲート酸化膜を除去し、前記DSB基板上に追加のゲート酸化膜を形成するため、第２の酸化プロセスを行なうという２回の酸化工程により異なる３つのゲート酸化膜厚領域を有するDSB基板を形成することを特徴とする。
【選択図】図１

Description

本発明の実施形態は、半導体直接シリコン接合（ダイレクト・シリコン・ボンディド：ＤＳＢ）基板の領域上に形成された最低３つの異なるゲート酸化膜厚を有する半導体装置とその製造方法に関する。
近時、半導体装置は、個々の集積回路内に数種のタイプの半導体装置を形成するため複雑化する特徴を有している。このため、処理工程及びコストが増加する。
電界効果トランジスタ（ＦＥＴ）デバイスの形成において、ゲート絶縁膜は、ゲート電極と基板内にドーピングにより形成されたソース・ドレイン間に形成されたチャネルを有する基板との間に存在する。単一のウェハ基板上に異なるゲート絶縁膜の膜厚を有するＦＥＴデバイスを形成するが、このゲート絶縁膜厚は所望の機能が得られるように最適化される。異なるゲート絶縁膜の膜厚を有するＦＥＴデバイスを単一シリコンウェハ上に形成するために、絶縁膜が形成された表面上にフォトリソグラフィ工程を行い、所望の領域のみエッチングを行った後、再び酸化工程を施す。さらに、もう１つの異なるゲート絶縁膜の膜厚を有するＦＥＴが所望の集積回路を形成するために必要な場合においては更なる処理及びコストの増加を伴う。
ゲート酸化物と呼ばれるゲート絶縁膜の厚さは、形成されたトランジスタのいくつかの特性に影響する。そのため、数種の異なるゲートの厚みを有するＦＥＴデバイスは、現在の半導体装置の要求において増加している。例えば薄いゲート酸化膜ＦＥＴデバイス、中間の厚みのゲート酸化膜ＦＥＴデバイス、及び厚いゲート酸化膜ＦＥＴデバイスのような種々のＦＥＴデバイスは、全て最適な特性用の異なるゲート酸化膜厚を要求する。
特表２００８−５３９５９３号公報 特開２００９−７０９７１号公報 特開２００９−１０５１２９号公報 米国特許出願公開２００９／０１７３９６７Ａ１号明細書
M.Hamaguchi et al. "Higher hole mobility induced by twisted Direct Silicon Bonding (DSB)", VLSI Tech. Dig. p. 178 (2008)
本実施形態は、ＤＳＢ基板の表面領域上に少なくとも３つの異なるゲート酸化膜厚を有する半導体装置とその製造方法を提供しようとするものである。
本実施形態の半導体装置の製造方法によれば、Ｓｉ（１００）面方位領域と、Ｓｉ（１１０）面方位領域を基板の同一表面に具備する直接シリコン接合基板（Direct Silicon Bonded 基板：DSB基板）を設け、前記直接シリコン接合基板の表面にゲート酸化膜を形成するため、第１の酸化プロセスを行ない、前記直接シリコン接合基板のＳｉ（１１０）面方位領域に形成された前記ゲート酸化膜は、前記直接シリコン接合基板のＳｉ（１００）面方位領域上に形成されたゲート酸化膜より厚く、前記ＤＳＢ基板の表面の一部から前記ゲート酸化膜を除去し、前記ＤＳＢ基板上に追加のゲート酸化膜を形成するため、第２の酸化プロセスを行なうという２回の酸化工程により異なる３つのゲート酸化膜厚領域を有するＤＳＢ基板を形成する。
３つの膜厚のゲート酸化膜を有する半導体基板を形成するためのプロセスの例を示す図。 ダイレクト・シリコン・ボンディド基板を用いてその表面にSi(100)領域とSi(110)領域の二種類の面方位を表面に持つSi基板を形成するためのプロセスの例を示す図。 ３つの異なる膜厚のゲート酸化膜を備えた半導体基板を形成するためのプロセスの例を示す図。 異なる酸化膜厚を有する三種類のＦＥＴデバイスが形成されたダイレクト・シリコン・ボンディド基板の例を示す図。 ３つの異なる膜厚のゲート酸化膜を有する基板を形成するための方法を示すフローチャート。
以下、実施の形態について、図面を参照して説明する。
一実施形態によれば、半導体構造は半導体基板の上方に形成されたゲート酸化物を有する半導体構造が形成される。ゲート酸化物は、各領域においてゲート酸化物の平均膜厚が異なることを特徴とする３つの異なる領域を有するように形成される。第１の酸化プロセスは、Ｓｉ（１１０）及びＳｉ（１００）オリエンテーション（以下、面方位とも言う）領域の両方を有する半導体基板上で行なわれる。ゲート酸化膜は、（１００）面方位に比べてＳｉ基板の（１１０）面方位でより速い速度で形成される。ゲート酸化物の一部は選択的に除去され、第２の酸化プロセスが追加のゲート酸化物を形成するために行なわれる。ここで本発明における3種類の異なるゲート酸化膜厚を有する半導体基板は、通常のプロセスと比較し少ない処理工程数で形成される。
半導体構造は、ＤＳＢ基板を使用して形成される。例えば、ＤＳＢを有する基板は、ハイブリッド・オリエンテーション技術を使用することができ、シリコン・オン・インシュレータ（ＳＯＩ）構造を持たない。ＤＳＢ基板は、ＳＯＩ基板と異なり埋め込み酸化物（ＢＯＸ）を持たない。このため、理想的に、異なる面方位（結晶方向）を有するシリコン層が互いに接合される境界上にシリコン以外の何も設けられない。例えば、Ｓｉ（１１０）面方位ウェハはＳｉ（１００）基板に接合される。直接シリコン接合（Direct Silicon Bonded:ＤＳＢ）は、シリコン表面において高い電子及び正孔移動度を実現することが可能なバルク・ＣＭＯＳ・ハイブリッド・オリエンテーション技術である。ここに示された技術革新は、ＤＳＢウェハ上の異なるゲート酸化膜厚を有する三種類のデバイスを製造するための有利な方法である。
ＳｉＯ２は、Ｓｉ（１１０）及びＳｉ（１００）面方位領域の両方を備えた基板の表面上に形成される。ＳｉＯ２の形成は、時間に依存する酸化プロセスであり、形成されたＳｉＯ２の厚さは処理時間に応じて増加する。ＳｉＯ２の成長は、Ｓｉ（１００）領域に比べて基板上のＳｉ（１１０）領域上においてより大きな速度で進む。規定時間後、基板上のＳｉ（１１０）領域は、ＳｉＯ２の第１の厚みを有し、基板上のＳｉ（１００）領域は、ＳｉＯ２の第２の厚みを有し、第１の厚みは第２の厚みより厚い。基板上に形成された第１の厚みのＳｉＯ２を有する領域と第２の厚みのＳｉＯ２を有する領域の一部は、レジストによりマスクされ、ウェハのマスクで覆われていない残りの領域においては、形成されたＳｉＯ２を除去するためにエッチングされる。その後、第２のＳｉＯ２酸化プロセスがＤＳＢウェハの全面上で行なわれる。第２のＳｉＯ２酸化プロセスの後、ウェハのＳｉ（１１０）領域は、ウェハのＳｉ（１００）領域上に形成されたどのＳｉＯ２コーティングの厚さより厚いＳｉＯ２のコーティングを有している。さらに、ウェハのＳｉ（１００）面方位領域は、その上に形成されたＳｉＯ２の異なる厚さを有する少なくとも２つの小領域を有している。このため、ＤＳＢウェハの表面では、少なくとも３つのＳｉＯ２膜厚の異なる領域を有している。
ここに示された３つのＳｉＯ２膜厚の異なる領域を備えたＤＳＢ基板を形成する方法は、ゲート酸化膜に使用することができる。３つの異なるＳｉＯ２膜厚は、異なるシリコン面方位上の異なる酸化速度を利用することによる第１のＳｉＯ２形成後、ＤＳＢ基板上に１度のレジストマスキング、パターニング、及びエッチングを用いることにより達成される。伝統的な方法は、少なくとも２回のレジストマスキング、パターニング、及びエッチングを必要とする。このため、本実施形態の方法は、少なくとも３つの異なるＳｉＯ２膜厚を有するＤＳＢウェハを製造するに必要な処理工程数を低減し、より経済的に生産することが可能である。
基板表面上の異なる領域に異なる膜厚のゲート酸化膜を形成することは、フォトレジスト又はマスクを用いる複合パターニングや除去エッチングを要求する。
図１（Ａ）は、シャロートレンチアイソレーション（ＳＴＩ）１０９により少なくとも３つの領域１０３、１０５及び１０７に分離されたウェハ基板１０１を示している。ウェハ基板１０１は、ウェハ基板１０１の表面上に、ゲート酸化膜１１１、一般的にはＳｉＯ２を形成するための酸化プロセスに設けられる。酸化プロセスは周知であり、一般的には、濃縮酸素雰囲気及び高温にウェハ基板が晒される。
図１（Ｂ）において、ゲート酸化膜１１１の第１の領域を保護するため、マスク又はフォトレジスト１１３が塗布又は供給されてパターニングされ、ゲート酸化膜１１１の非保護領域は、エッチングによって除去される。例えば、第１の領域１０３上に形成されたゲート酸化膜１１１は、領域１０５及び１０７から酸化物が除去されると適所に残存される。
その後、ウェハ１０１は、第２の酸化プロセスが行われる。第２の酸化プロセス中、図１（Ｃ）に示すように、ゲート酸化膜厚はウェハ基板１０１の全てのエリアにおいて増加する。領域１０３上に形成されたゲート酸化膜１１１は、領域１０５及び１０７上に最初に形成された酸化物が除去されていることにより、領域１０５及び１０７上に形成されたゲート酸化膜１２１より厚い。
図１（Ｃ）において、ウェハ基板１０１上に形成された異なる厚みを特徴とする構造は、２つの異なるゲート酸化膜領域１１１及び１２１を有している。３つの異なるゲート酸化膜厚を有する構造を形成するため、追加のマスク・パタニング及びエッチングが行なわれる。図１（Ｄ）に示すように、フォトレジスト又はマスク１１３は、ウェハ基板１０１の領域１０３及び１０５上に形成されたゲート酸化膜１１１及び１２１を保護するために配置されパターニングされる。その後、領域１０７上に形成された酸化物は周知のエッチング・プロセスを用いて除去される。次いで、ウェハ基板１０１の全ての領域上のゲート酸化膜厚を増加させる第３の酸化プロセスが行なわれる。図１（Ｅ）に示すように、ウェハ基板１０１に少なくとも３つの異なる厚みを有するゲート酸化膜１１１、１２１及び１３１が形成される。
本実施形態は、図面を参照して記述され、同一部分には同一符号が付されている。以下の記述において、説明の目的のため、多数の実施例が本実施形態についての完全な理解を提供するために述べられる。しかし、本実施形態はこれら特定の実施例なしで実行されることが明白であろう。他の実施例において、周知の構造及び装置は、発明の記述を容易にするため、ブロックダイヤグラムを示す。
当業者であれば、堆積材料、マスク、フォトリソグラフィ、エッチング及びインプランティングを含む周知の半導体製造技術が、記述されたデバイスや構造を形成するために有用であることを認識できる。半導体構造を形成するための材料の堆積は、減圧化学気相堆積法、化学気相堆積法、原子層堆積などにより行うことができる。参照として図に用いられている数字は、構造を形成する要素を特定するものであり説明上参照されている数字と一致する。
本技術革新に従う特定の実施形態について説明する。図２は、本技術革新を実行するために有用なＤＳＢウェハ基板２０１の処理を示している。ＤＳＢウェハ基板２０１は、Ｓｉ（１００）面方位ウェハ２００をＳｉ（１１０）面方位ウェハ２１０に直接接合することにより形成され、半導体デバイス構造がウェハ２１０の表面上に形成される。図２（Ａ）に示すように、ウェハ２１０の領域の一部に、Ｇｅイオン注入を表す２０５が施され、アモルファス化されてＳｉ（１００）面方位に変換される。Ｓｉ（１１０）面方位を有するように残すためのウェハ２１０の領域は、パターニングされたマスクやフォトレジスト２１５によって保護され、残りの非保護領域は205のＧｅイオン注入によりアモルファス化される。図２（Ｂ）に示すように、ウェハのアモルファス化された領域はアニールされることにより再結晶され、固相エピタキシー（ＳＰＥ）によりＳｉ（１００）面方位に変換される。ウェハ２１０の変換された領域は、ウェハ２００のＳｉ（１００）面方位と機能的に連続である。一般的には、Ｓｉ（１００）面方位に変換された領域とウェハ２１０のオリジナルのＳｉ（１１０）面方位領域の間の接合部は、欠陥源である。そのため、ＳＴＩ２１３は、このような接合部に配置される。追加のＳＴＩ２１３もウェハ上に形成される個々のデバイスを分離するために配置される。
図３（Ａ）に示すように、１つ以上のＳｉ（１１０）面方位領域３０５及びＳｉ（１００）面方位領域３０７を有するＤＳＢウェハ３０１は、ここに示された技術革新に従って更なる処理やゲート酸化膜の形成のために用いられる。図３（Ｂ）に示すように、ＤＳＢウェハ３０１は、ゲート酸化膜をその上に形成するため第１の酸化プロセスが行われ、このときのゲート酸化膜形成法は一般的に用いられているものである。−実施例において、ゲート酸化膜はＳｉＯ２である。ウェハ３０１上に形成されるゲート酸化膜３０３の膜厚は、その酸化工程の時間により制御される。Ｓｉ（１１０）面方位領域３０５上のゲート酸化膜の形成速度は、ウェハ３０１のＳｉ（１００）面方位領域３０７と比較して速い。そのため、Ｓｉ（１１０）面方位領域３０５上に形成されたゲート酸化膜３１０の領域は、Ｓｉ（１００）面方位領域３０７上に形成されたゲート酸化膜３１２の領域と比較して厚い。すなわち、ウェハ３０１上の１回の酸化プロセスの実行により、ゲート酸化膜３１０及び３１２の２つの領域が形成され、それぞれの領域におけるゲート酸化膜は、平均膜厚の差が特徴とされる。
図３（Ｃ）に示すように、レジスト３２０がゲート酸化膜３０３上に塗布される。このレジスト３２０により、ゲート酸化膜３０３の一部が保護され、一部はレジスト３２０によって保護されないようにパターニングされる。レジストの形成及びパターニング方法は、フォトリソグラフィ技術を含めて既知のものである。図３（Ｃ）に示すように、レジスト３２０によって保護されないゲート酸化膜３０３の部分は除去される。ゲート酸化膜３０３の一部の除去は、周知のウェットエッチング及び／又はドライエッチング技術で行うことができる。当業者であれば、基板のＳｉ（１００）面方位領域上のエリアからゲート酸化膜３０３を除去することが実用上有利なことを認識できる。
図３（Ｄ）において、ゲート酸化膜３０３が形成されたウェハ３０１は、第２の酸化プロセスが行われる。第２の酸化プロセスの実行は、ウェハ３０１の全面上のゲート酸化膜３０３の厚みを増加させ、ゲート酸化膜が予め除去された領域に対応する追加のゲート酸化膜３１４の形成を含む。第２の酸化プロセスの実行後、平均膜厚の差に特徴を有する３つのゲート酸化膜の領域がウェハ３０１上に形成される。ウェハ３０１のＳｉ（１１０）面方位領域３０５上に形成されたゲート酸化膜領域３１０は、Ｓｉ（１１０）面方位領域３０５の酸化速度がより高いため、ゲート酸化膜３０３が最も厚い領域である。ゲート酸化膜領域３１２及び３１４は、ウェハ３０１のＳｉ（１００）面方位領域３０７上に形成される。ゲート酸化膜領域３１２は、ゲート酸化膜領域３１４より厚い。これは第１、第２の酸化プロセス実行の間、領域３１４に対応するエリアからゲート酸化膜３１２が除去されているためである。３つの異なるゲート酸化膜厚を有するウェハ３０１は、三種類のゲート酸化膜厚を持つＤＳＢ基板と呼ぶことができる。
一実施例において、ウェハ又は基板は、ゲート酸化膜の平均膜厚を特徴とする少なくとも３つの異なる領域を有している。一実施例において、第１の領域は、第２の領域よりゲート酸化膜の平均膜厚が少なくとも約１０％大きく、第２の領域は、第３の領域よりゲート酸化膜の平均膜厚が少なくとも約１０％大きい。別の実施例において、第１の領域は、第２の領域よりゲート酸化膜の平均膜厚が少なくとも約１５％大きく、第２の領域は、第３の領域よりゲート酸化膜の平均膜厚が少なくとも約１０％大きい。さらに、別の実施例において、第１の領域は、第２の領域よりゲート酸化膜の平均膜厚が少なくとも約１５％大きく、第２の領域は、第３の領域よりゲート酸化膜の平均膜厚が少なくとも約１５％大きい。さらに、別の実施例において、第１の領域は第２の領域よりゲート酸化膜の平均膜厚が少なくとも約２０％大きく、第２の領域は、第３の領域よりゲート酸化膜の平均膜厚が少なくとも約２０％大きい。
一実施例において、ウェハ又は基板は、ゲート酸化膜の平均膜厚を特徴とする少なくとも３つの異なる領域を有し、領域のうちの１つは、次に厚い領域よりゲート酸化膜の平均膜厚が少なくとも約１０％大きい。別の実施例において、ウェハ又は基板は、ゲート酸化膜の平均膜厚を特徴とする少なくとも３つの異なる領域を有し、領域のうちの１つは、次に厚い領域よりゲート酸化膜の平均膜厚が少なくとも約１５％大きい。また、別の実施例において、ウェハ又は基板は、ゲート酸化膜の平均膜厚が特徴付けられた少なくとも３つの異なる領域を有し、領域のうちの１つは、次に厚い領域よりゲート酸化膜の平均膜厚が少なくとも約２０％大きい。さらに、別の実施例において、ウェハ又は基板は、ゲート酸化膜の平均膜厚を特徴とする少なくとも３つの異なる領域を有し、領域のうちの１つは、次に厚い領域よりゲート酸化膜の平均膜厚が少なくとも約２５％大きい。
異なるゲート酸化膜厚の少なくとも３つの領域がここに示された実施形態中の基板又はウェハに形成される。ゲート酸化膜の領域は一定の平均膜厚を有することにより定義される。一実施例において、一定の平均膜厚を有するゲート酸化膜の領域は、ゲート酸化膜厚のために約１０％以下の相対標準偏差を有する領域によって定義される。一実施例において、一定の平均膜厚を有するゲート酸化膜の領域は、ゲート酸化膜厚のために多くとも５％の相対標準偏差を有する領域によって定義される。一実施例において、一定の平均膜厚を有するゲート酸化膜の領域は、ゲート酸化膜厚のために多くとも１％の相対標準偏差を有する領域によって定義される。ゲート酸化膜厚は、基板の平面に垂直な方角に測定される。
一実施例において、ウェハ又は基板は、ゲート酸化膜の平均膜厚を特徴とする少なくとも３つの異なる領域を有しており、第１の領域は、約６０から約１１０オングストロームのゲート酸化膜の平均膜厚を有し、第２の領域は、約３０から約９５オングストロームのゲート酸化膜の平均膜厚を有し、第３の領域は、約１５から約２５オングストロームのゲート酸化膜の平均膜厚を有している。別の実施例において、ウェハ又は基板は、ゲート酸化膜の平均膜厚を特徴とする少なくとも３つの異なる領域を有しており、第１の領域は、約７０から約１００オングストロームのゲート酸化膜の平均膜厚を有し、第２の領域は、約５０から約９０オングストロームのゲート酸化膜の平均膜厚を有し、第３の領域は、約２５から約３０オングストロームのゲート酸化膜の平均膜厚を有している。
本実施形態を用いることにより、ゲート酸化膜の少なくとも３つの異なる膜厚を有するウェハ又は基板は、プロセス数を削減することができる。本実施形態によれば、１回のパターニングと除去処理だけが、基板上に形成されたゲート酸化膜に実行される。完全なパターニングと除去処理は、少なくとも次の処理を要求する。１）レジスト又はマスクが、ゲート酸化膜に塗布され、レジスト又はマスクはフォトリソグラフィなどによって、パターニングされる。２）パターニングされたレジスト又はマスクにより保護されないゲート酸化膜の領域は、除去される。１回のパターニングと除去処理が、ゲート酸化膜を生成するため、第１の酸化処理と第２の酸化処理の間で実行される。本方法の有利な効果は、少なくとも異なる膜厚のゲート酸化膜を有する基板又はウェハが、基板又はウェハ上に形成されたゲート酸化膜に１回だけパターニングと除去処理を実行した後に形成されることである。
さらに、本方法の有利な特徴は、ゲート酸化膜を形成するための２回の酸化プロセスを実行するだけで、少なくとも三つの異なる膜厚のゲート酸化膜を有する基板又はウェハを形成することができることである。ウェハ又は基板上にゲート酸化膜を形成する速度が、基板のＳｉ（１００）面方位領域とＳｉ（１１０）面方位領域とで異なるため、２回の酸化プロセスを実行するだけで、３つの異なる膜厚を有するゲート酸化膜を形成することができる。このため、伝統的な方法において要求された３回以上の酸化プロセスは、必要としない。上述したように、２回の酸化プロセスの１回目は、完全なパターニング及び除去処理に先行して行なわれる。上述したように、２回の酸化プロセスの２回目は完全なパターニング及び除去処理の後に行なわれる。
具体的には、少なくとも異なる膜厚のゲート酸化膜を有する基板又はウェハは、基板又はウェハ上に形成されたゲート酸化膜に対する１回のフォトレジスト又はマスクの塗布によって製造される。そのため、異なるゲート酸化膜の平均膜厚を有する３つの所要の領域を得るために、１回のフォトリソグラフィとエッチングのプロセスだけがゲート酸化膜に実行される。第２の酸化プロセスの実行の後、少なくとも異なる膜厚のゲート酸化膜を有する基板又はウェハは、第２の酸化プロセスの実行後に、追加のフォトレジストの塗布なく、ゲート酸化膜のうちのいずれかの除去なしで形成される。
形成されたウェハ又は基板は、ウェハ表面上に半導体デバイスを形成するための後工程処理に使用される。ウェハを製造するための処理工程が僅かであるため、コストを削減することができる。特に、形成されたトリプル酸化基板上に、周知の技術を用いて、電界効果トランジスタを形成することができる。図３（Ｄ）に示すように、3種の異なる酸化膜厚を持つこの基板は、Ｓｉ（１００）及びＳｉ（１１０）面方位領域の両方を有するため、様々なタイプのｎ（ネガティブ）チャネル電界効果トランジスタ（ｎＦＥＴ）やｐ（ポジティブ）チャネル電界効果トランジスタ（ｐＦＥＴ）を単一のウェハ上に形成することができる。
図４に示すように、異なるＦＥＴデバイスをトリプル酸化基板上に形成することができる。厚膜ＦＥＴデバイス４１０は、ゲート酸化膜４０２の最も厚い領域に形成できる。中膜厚ＦＥＴデバイス４１２は、ゲート酸化膜４０４の中間の厚さの領域に形成できる。薄膜厚ＦＥＴデバイス４１４は、ゲート酸化膜４０６の最も薄い領域に形成できる。当業者であれば、上記三種類の酸化膜を持つ基板を他の半導体デバイスの製造に使用可能であり、そのウェハ上に形成される異なるタイプの半導体デバイスのゲート酸化膜の変更が必要であることを認識できる。如何なるＦＥＴデバイス又は他の半導体デバイスも形成において、ゲート酸化膜が機能絶縁層としてＦＥＴデバイス又は他の半導体デバイスに組み込まれる。
具体的には、厚膜ゲート電界効果トランジスタはＮ型、Ｐ型ともにＳｉ（１１０）面方位領域に形成され、中厚膜ゲート電界効果トランジスタはＮ型、Ｐ型ともにＳｉ（１００）面方位領域に形成され、薄膜ゲート電界効果トランジスタは、Ｎ型、Ｐ型ともにＳｉ（１１０）面方位領域とＳｉ（１００）面方位領域のいずれの領域にも形成される。
本技術革新が明らかにしたことを完全に説明するため、ここに、プラズマを使用しない高付着力を有するキャップ層を形成するためのステップを、図５を参照して説明する。ステップ５０２において、Ｓｉ（１１０）面方位を有するウェハは、ＤＳＢ基板を形成するためにＳｉ（１００）面方位を有するウェハに接合される。ステップ５０４において、Ｓｉ（１１０）面方位ウェハの一部は、Ｇｅイオン注入によりアモルファス化され、アニール工程による再結晶及び固相エピタキシーによりＳｉ（１００）に変換される。ステップ５０６において、第１の酸化プロセスがＤＳＢ基板上にゲート酸化膜を形成するために行なわれる。ＤＳＢ基板のＳｉ（１００）面方位領域に比べてＤＳＢ基板のＳｉ（１１０）面方位領域上に、より大きな厚みのゲート酸化膜が形成される。ステップ５０８において、レジスト又はマスクは、ゲート酸化膜上に配置され、ゲート酸化膜の一部を保護し、非保護のゲート酸化膜の別の部分を除去するためにパターニングされる。パターニングされたレジストによりゲート酸化膜の保護されない部分は除去される。ステップ５１０において、第２の酸化プロセスは、前工程で除去された領域にゲート酸化膜を形成させるために行なわれる。よってステップ５１２において、ゲート酸化膜の平均膜厚を特徴とする少なくとも３つの異なる領域を有するＤＳＢ基板が形成される。３つの異なるゲート酸化膜厚を有するＤＳＢ基板は、ＤＳＢ基板上のゲート酸化膜上にレジスト又はマスクを塗布する処理とエッチングによる部分的な酸化膜除去そしてその後の酸化工程という一連の工程の流れにより形成される。
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１０１…ウェハ基板、１０３、１０５，１０７…領域、１１１、１２１、１３１…ゲート酸化膜、１１３…マスク又はフォトレジスト。

Claims (7)

  1. Ｓｉ（１００）面方位領域と、Ｓｉ（１１０）面方位領域を基板の同一表面に具備する直接シリコン接合基板（Direct Silicon Bonded 基板：DSB基板）を設け、
    前記直接シリコン接合基板の表面にゲート酸化膜を形成するため、第１の酸化プロセスを行ない、前記直接シリコン接合基板のＳｉ（１１０）面方位領域に形成された前記ゲート酸化膜は、前記直接シリコン接合基板のＳｉ（１００）面方位領域上に形成されたゲート酸化膜より厚く、
    前記ＤＳＢ基板の表面の一部から前記ゲート酸化膜を除去し、
    前記ＤＳＢ基板上に追加のゲート酸化膜を形成するため、第２の酸化プロセスを行なうという２回の酸化工程により異なる３つのゲート酸化膜厚領域を有するＤＳＢ基板を形成することを特徴とする半導体装置の製造方法。
  2. ゲート酸化膜の第１の領域は、ゲート酸化膜の第２の領域の平均膜厚より少なくとも約１０％大きく、ゲート酸化膜の第２の領域は、ゲート酸化膜の第３の領域の平均膜厚より少なくとも約１０％大きいことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記異なる3つのゲート酸化膜厚を有するＤＳＢ基板を形成する前に、１回だけゲート酸化膜を除去することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記異なる３つのゲート酸化膜厚を有するＤＳＢ基板において、厚膜ゲート電界効果トランジスタはＮ型、Ｐ型ともにＳｉ（１１０）面方位領域に形成され、中厚膜ゲート電界効果トランジスタはＮ型、Ｐ型ともにＳｉ（１００）面方位領域に形成され、薄膜ゲート電界効果トランジスタは、Ｎ型、Ｐ型ともにＳｉ（１１０）面方位領域とＳｉ（１００）面方位領域のいずれの領域にも形成されることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 表面にＳｉ（１１０）面方位領域とＳｉ（１００）面方位領域の両方を有する半導体基板上にゲート酸化膜を形成するため、第１の酸化プロセスを行なうこと、前記半導体基板上のＳｉ（１１０）面方位領域上に形成されたゲート酸化膜は、Ｓｉ（１００）面方位領域上に形成されたゲート酸化膜より厚い、
    前記半導体基板上に形成されたゲート酸化膜の一部を選択的に除去すること、
    前記半導体基板上に追加のゲート酸化膜を形成するため、第２の酸化プロセスを行なうこと、
    ゲート酸化膜が異なる平均膜厚を有する少なくとも３つの領域を含む半導体基板を形成すること、
    前記ゲート酸化膜の領域のうちの１つは、次に厚いゲート酸化膜の領域より平均膜厚が少なくとも約１０％大きいことを特徴とする半導体装置の製造方法。
  6. 前記異なる３つのゲート酸化膜厚を有する半導体基板を形成する前に、前記ゲート酸化膜の一部を選択的に除去する１回の処理だけが行なわれることを特徴とする請求項５記載の半導体装置の製造方法。
  7. Ｓｉ（１１０）面方位領域とＳｉ（１００）面方位領域を有する半導体基板と、
    前記半導体基板の表面に形成され、異なる平均膜厚を有する少なくとも３つの領域を含むゲート酸化膜と、
    前記ゲート酸化膜の第１の領域は、前記ゲート酸化膜の第２の領域の平均膜厚より少なくとも約１０％大きく、ゲート酸化膜の前記第２の領域は、ゲート酸化膜の第３の領域の平均膜厚より少なくとも約１０％大きく、前記第１の領域は、前記Ｓｉ（１１０）面方位領域上に形成されることを特徴とする半導体装置。
JP2011152119A 2010-09-30 2011-07-08 半導体装置とその製造方法 Pending JP2012080076A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/895,095 2010-09-30
US12/895,095 US20120080777A1 (en) 2010-09-30 2010-09-30 Triple oxidation on dsb substrate

Publications (1)

Publication Number Publication Date
JP2012080076A true JP2012080076A (ja) 2012-04-19

Family

ID=45889086

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011152119A Pending JP2012080076A (ja) 2010-09-30 2011-07-08 半導体装置とその製造方法

Country Status (3)

Country Link
US (1) US20120080777A1 (ja)
JP (1) JP2012080076A (ja)
TW (1) TW201218258A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8999861B1 (en) * 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
CN102779745B (zh) * 2012-07-23 2016-07-06 上海华虹宏力半导体制造有限公司 控制沟槽晶体管栅介质层厚度的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0594928A (ja) * 1991-10-01 1993-04-16 Toshiba Corp 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
JP2002009168A (ja) * 2000-06-19 2002-01-11 Nec Corp 半導体装置及びその製造方法
US20070138571A1 (en) * 2005-12-06 2007-06-21 Takashi Nakabayashi Semiconductor device and method for fabricating the same
US20090108412A1 (en) * 2007-10-29 2009-04-30 Hiroshi Itokawa Semiconductor substrate and method for manufacturing a semiconductor substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0594928A (ja) * 1991-10-01 1993-04-16 Toshiba Corp 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
US5811336A (en) * 1994-08-31 1998-09-22 Nec Corporation Method of forming MOS transistors having gate insulators of different thicknesses
JP2002009168A (ja) * 2000-06-19 2002-01-11 Nec Corp 半導体装置及びその製造方法
US20070138571A1 (en) * 2005-12-06 2007-06-21 Takashi Nakabayashi Semiconductor device and method for fabricating the same
US20090108412A1 (en) * 2007-10-29 2009-04-30 Hiroshi Itokawa Semiconductor substrate and method for manufacturing a semiconductor substrate

Also Published As

Publication number Publication date
US20120080777A1 (en) 2012-04-05
TW201218258A (en) 2012-05-01

Similar Documents

Publication Publication Date Title
US6911383B2 (en) Hybrid planar and finFET CMOS devices
US7141459B2 (en) Silicon-on-insulator ULSI devices with multiple silicon film thicknesses
US6949420B1 (en) Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same
US8673788B2 (en) Method of forming a layer on a semiconductor substrate having a plurality of trenches
US6849508B2 (en) Method of forming multiple gate insulators on a strained semiconductor heterostructure
JP2001102442A (ja) 半導体基板、半導体集積回路及び半導体基板の製造方法
JPH09289323A (ja) 半導体装置の製造方法
JP2012080076A (ja) 半導体装置とその製造方法
US8497556B2 (en) Semiconductor devices with active semiconductor height variation
JPH09190983A (ja) 半導体装置の製造方法
US20130109186A1 (en) Method of forming semiconductor devices using smt
WO2014206117A1 (zh) 降低二维晶体材料接触电阻的方法和设置
JPH09148449A (ja) 半導体装置の製造方法
JPH04260364A (ja) 半導体装置の製造方法
KR102042819B1 (ko) 멤브레인 게이트 fet 소자 및 그 제조방법
JP3645032B2 (ja) シリコン量子細線構造の作製方法。
KR100532975B1 (ko) 반도체소자의 제조방법
US20080248640A1 (en) Method for reducing polysilicon gate defects in semiconductor devices
KR100400255B1 (ko) 복합 반도체 소자의 게이트 형성 방법법
JP2002118263A (ja) 半導体装置の製造方法
JP2010109051A (ja) 半導体装置及びその製造方法
KR20050070954A (ko) 플래시 게이트 및 고전압 게이트 형성 방법
JPH06334132A (ja) 半導体装置およびその製造方法
JPS59167063A (ja) 半導体装置の製造方法
JP2004111693A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130904

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20131018

RD07 Notification of extinguishment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7427

Effective date: 20131129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140603

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141007