JP2002118263A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002118263A JP2002118263A JP2000306138A JP2000306138A JP2002118263A JP 2002118263 A JP2002118263 A JP 2002118263A JP 2000306138 A JP2000306138 A JP 2000306138A JP 2000306138 A JP2000306138 A JP 2000306138A JP 2002118263 A JP2002118263 A JP 2002118263A
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Abstract
(57)【要約】
【課題】 同一ＳＯＩ基板上で完全空乏型デバイスと部
分空乏型デバイスを自己整合的に作り分けることにより
製造工程を簡略化した半導体装置の製造方法を提供す
る。 【解決手段】 本発明に係る半導体装置の製造方法は、
ＳＯＩ基板１に完全空乏型ＳＯＩデバイス及び部分空乏
型ＳＯＩデバイスを形成するものである。この半導体装
置の製造方法は、ＳＯＩ基板１を準備する工程と、単結
晶Ｓｉ層４上に、部分空乏型ＳＯＩデバイス形成領域４
ｂが覆われ完全空乏型ＳＯＩデバイス形成領域４ａが開
口されたシリコン窒化膜６を形成する工程と、この窒化
膜６をマスクとして単結晶Ｓｉ層４を熱酸化することに
より、単結晶Ｓｉ層における完全空乏型ＳＯＩデバイス
形成領域４ａに厚い酸化膜１１を形成する工程と、窒化
膜６を剥離する工程と、厚い酸化膜１１を剥離する工程
と、を具備するものである。
分空乏型デバイスを自己整合的に作り分けることにより
製造工程を簡略化した半導体装置の製造方法を提供す
る。 【解決手段】 本発明に係る半導体装置の製造方法は、
ＳＯＩ基板１に完全空乏型ＳＯＩデバイス及び部分空乏
型ＳＯＩデバイスを形成するものである。この半導体装
置の製造方法は、ＳＯＩ基板１を準備する工程と、単結
晶Ｓｉ層４上に、部分空乏型ＳＯＩデバイス形成領域４
ｂが覆われ完全空乏型ＳＯＩデバイス形成領域４ａが開
口されたシリコン窒化膜６を形成する工程と、この窒化
膜６をマスクとして単結晶Ｓｉ層４を熱酸化することに
より、単結晶Ｓｉ層における完全空乏型ＳＯＩデバイス
形成領域４ａに厚い酸化膜１１を形成する工程と、窒化
膜６を剥離する工程と、厚い酸化膜１１を剥離する工程
と、を具備するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板に完全
空乏型ＳＯＩデバイス及び部分空乏型ＳＯＩデバイスを
形成する半導体装置の製造方法に関する。
空乏型ＳＯＩデバイス及び部分空乏型ＳＯＩデバイスを
形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】同一ＳＯＩ基板に完全空乏型ＭＯＳトラ
ンジスタと部分空乏型ＭＯＳトランジスタを作り分ける
方法としては、特開平１１−２９８００１号公報に開示
されている。以下、この方法について説明する。
ンジスタと部分空乏型ＭＯＳトランジスタを作り分ける
方法としては、特開平１１−２９８００１号公報に開示
されている。以下、この方法について説明する。
【０００３】まず、ＳＯＩ基板１を準備する。このＳＯ
Ｉ基板は、単結晶シリコンからなる支持基板と、この支
持基板上に形成された絶縁膜と、この絶縁膜上に形成さ
れた単結晶Ｓｉ層と、から構成されている。
Ｉ基板は、単結晶シリコンからなる支持基板と、この支
持基板上に形成された絶縁膜と、この絶縁膜上に形成さ
れた単結晶Ｓｉ層と、から構成されている。
【０００４】次に、単結晶Ｓｉ層は、完全空乏型ＭＯＳ
トランジスタを形成するための領域と部分空乏型ＭＯＳ
トランジスタを形成するための領域を有しており、単結
晶Ｓｉ層の全面上に熱酸化法により第１ゲート酸化膜を
成長させる。この後、第１ゲート酸化膜上にフォトレジ
スト膜を設け、このフォトレジスト膜をマスクとして完
全空乏型ＭＯＳトランジスタ形成領域の第１ゲート酸化
膜を選択的にエッチング除去する。
トランジスタを形成するための領域と部分空乏型ＭＯＳ
トランジスタを形成するための領域を有しており、単結
晶Ｓｉ層の全面上に熱酸化法により第１ゲート酸化膜を
成長させる。この後、第１ゲート酸化膜上にフォトレジ
スト膜を設け、このフォトレジスト膜をマスクとして完
全空乏型ＭＯＳトランジスタ形成領域の第１ゲート酸化
膜を選択的にエッチング除去する。
【０００５】次に、上記フォトレジスト膜を剥離した
後、単結晶Ｓｉ層の全域に熱酸化法により第２ゲート酸
化膜を成長させる。この際、部分空乏型ＭＯＳトランジ
スタ形成領域では第１ゲート酸化膜が残されているの
で、完全空乏型ＭＯＳトランジスタ形成領域において消
費される単結晶Ｓｉ層中のＳｉの方が、部分空乏型ＭＯ
Ｓトランジスタ形成領域において消費される単結晶Ｓｉ
層中のＳｉに比べて多い。従って、完全空乏型ＭＯＳト
ランジスタ形成領域の単結晶Ｓｉ層の厚さを、部分空乏
型ＭＯＳトランジスタ形成領域の単結晶Ｓｉ層の厚さよ
り薄くすることができる。
後、単結晶Ｓｉ層の全域に熱酸化法により第２ゲート酸
化膜を成長させる。この際、部分空乏型ＭＯＳトランジ
スタ形成領域では第１ゲート酸化膜が残されているの
で、完全空乏型ＭＯＳトランジスタ形成領域において消
費される単結晶Ｓｉ層中のＳｉの方が、部分空乏型ＭＯ
Ｓトランジスタ形成領域において消費される単結晶Ｓｉ
層中のＳｉに比べて多い。従って、完全空乏型ＭＯＳト
ランジスタ形成領域の単結晶Ｓｉ層の厚さを、部分空乏
型ＭＯＳトランジスタ形成領域の単結晶Ｓｉ層の厚さよ
り薄くすることができる。
【０００６】この後、完全空乏型ＭＯＳトランジスタ形
成領域に完全空乏型ＭＯＳトランジスタを形成すると共
に、部分空乏型ＭＯＳトランジスタ形成領域に部分空乏
型ＭＯＳトランジスタを形成する。これにより、同一Ｓ
ＯＩ基板に完全空乏型ＭＯＳトランジスタと部分空乏型
ＭＯＳトランジスタを作り分けることができる。
成領域に完全空乏型ＭＯＳトランジスタを形成すると共
に、部分空乏型ＭＯＳトランジスタ形成領域に部分空乏
型ＭＯＳトランジスタを形成する。これにより、同一Ｓ
ＯＩ基板に完全空乏型ＭＯＳトランジスタと部分空乏型
ＭＯＳトランジスタを作り分けることができる。
【０００７】
【発明が解決しようとする課題】上述したように上記従
来の半導体装置の製造方法では、完全空乏型ＭＯＳトラ
ンジスタと部分空乏型ＭＯＳトランジスタを作り分ける
のに、それぞれの領域を分離するマスクであるフォトレ
ジスト膜が必要となる。このため、マスク数が多く必要
となり、製造工程が複雑化してしまい、製造コストが比
較的高くなる。
来の半導体装置の製造方法では、完全空乏型ＭＯＳトラ
ンジスタと部分空乏型ＭＯＳトランジスタを作り分ける
のに、それぞれの領域を分離するマスクであるフォトレ
ジスト膜が必要となる。このため、マスク数が多く必要
となり、製造工程が複雑化してしまい、製造コストが比
較的高くなる。
【０００８】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、同一ＳＯＩ基板上で完全
空乏型デバイスと部分空乏型デバイスを自己整合的に作
り分けることにより製造工程を簡略化した半導体装置の
製造方法を提供することにある。
れたものであり、その目的は、同一ＳＯＩ基板上で完全
空乏型デバイスと部分空乏型デバイスを自己整合的に作
り分けることにより製造工程を簡略化した半導体装置の
製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、ＳＯＩ基板
に完全空乏型ＳＯＩデバイス及び部分空乏型ＳＯＩデバ
イスを形成する半導体装置の製造方法であって、支持基
板、その上に形成された絶縁膜及びその上に形成された
単結晶Ｓｉ層を有するＳＯＩ基板を準備する工程と、単
結晶Ｓｉ層上に、部分空乏型ＳＯＩデバイス形成領域が
覆われ完全空乏型ＳＯＩデバイス形成領域が開口された
マスク膜を形成する工程と、このマスク膜をマスクとし
て単結晶Ｓｉ層を熱酸化することにより、単結晶Ｓｉ層
における完全空乏型ＳＯＩデバイス形成領域に厚い酸化
膜を形成する工程と、マスク膜を剥離する工程と、厚い
酸化膜を剥離する工程と、を具備することを特徴とす
る。
め、本発明に係る半導体装置の製造方法は、ＳＯＩ基板
に完全空乏型ＳＯＩデバイス及び部分空乏型ＳＯＩデバ
イスを形成する半導体装置の製造方法であって、支持基
板、その上に形成された絶縁膜及びその上に形成された
単結晶Ｓｉ層を有するＳＯＩ基板を準備する工程と、単
結晶Ｓｉ層上に、部分空乏型ＳＯＩデバイス形成領域が
覆われ完全空乏型ＳＯＩデバイス形成領域が開口された
マスク膜を形成する工程と、このマスク膜をマスクとし
て単結晶Ｓｉ層を熱酸化することにより、単結晶Ｓｉ層
における完全空乏型ＳＯＩデバイス形成領域に厚い酸化
膜を形成する工程と、マスク膜を剥離する工程と、厚い
酸化膜を剥離する工程と、を具備することを特徴とす
る。
【００１０】上記半導体装置の製造方法によれば、単結
晶Ｓｉ層上に、完全空乏型ＳＯＩデバイス形成領域が開
口されたマスク膜を形成し、このマスク膜をマスクとし
て単結晶Ｓｉ層を熱酸化することにより、単結晶Ｓｉ層
における完全空乏型ＳＯＩデバイス形成領域に厚い酸化
膜を形成している。そして、この厚い酸化膜を剥離する
ことにより、完全空乏型ＳＯＩデバイス形成領域の単結
晶Ｓｉ層の厚さを、部分空乏型ＳＯＩデバイス形成領域
の単結晶Ｓｉ層の厚さより薄くすることができる。従っ
て、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳ
トランジスタを自己整合的に作り分けることができる。
これにより、従来の半導体装置の製造方法に比べて製造
工程を簡略化することができる。
晶Ｓｉ層上に、完全空乏型ＳＯＩデバイス形成領域が開
口されたマスク膜を形成し、このマスク膜をマスクとし
て単結晶Ｓｉ層を熱酸化することにより、単結晶Ｓｉ層
における完全空乏型ＳＯＩデバイス形成領域に厚い酸化
膜を形成している。そして、この厚い酸化膜を剥離する
ことにより、完全空乏型ＳＯＩデバイス形成領域の単結
晶Ｓｉ層の厚さを、部分空乏型ＳＯＩデバイス形成領域
の単結晶Ｓｉ層の厚さより薄くすることができる。従っ
て、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳ
トランジスタを自己整合的に作り分けることができる。
これにより、従来の半導体装置の製造方法に比べて製造
工程を簡略化することができる。
【００１１】また、本発明に係る半導体装置の製造方法
においては、厚い酸化膜を剥離する工程の後に、単結晶
Ｓｉ層の表面にゲート絶縁膜を形成し、このゲート絶縁
膜上にゲート電極を形成し、このゲート電極をマスクと
して単結晶Ｓｉ層に不純物イオンを注入し、単結晶Ｓｉ
層にアニールを施すことにより、単結晶Ｓｉ層にソース
／ドレイン領域の拡散層を形成する工程をさらに含むこ
とも可能である。
においては、厚い酸化膜を剥離する工程の後に、単結晶
Ｓｉ層の表面にゲート絶縁膜を形成し、このゲート絶縁
膜上にゲート電極を形成し、このゲート電極をマスクと
して単結晶Ｓｉ層に不純物イオンを注入し、単結晶Ｓｉ
層にアニールを施すことにより、単結晶Ｓｉ層にソース
／ドレイン領域の拡散層を形成する工程をさらに含むこ
とも可能である。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。図１〜図６は、本発明の
実施の形態による半導体装置の製造方法を示す断面図で
ある。この半導体装置の製造方法は、同一ＳＯＩ基板上
で完全空乏型ＳＯＩデバイスと部分空乏型ＳＯＩデバイ
スを自己整合的に作り分けるものである。
実施の形態について説明する。図１〜図６は、本発明の
実施の形態による半導体装置の製造方法を示す断面図で
ある。この半導体装置の製造方法は、同一ＳＯＩ基板上
で完全空乏型ＳＯＩデバイスと部分空乏型ＳＯＩデバイ
スを自己整合的に作り分けるものである。
【００１３】まず、ＳＯＩ基板１を準備する。このＳＯ
Ｉ基板１は、単結晶シリコンからなる支持基板２と、こ
の支持基板２上に形成された絶縁膜３と、この絶縁膜３
上に形成された単結晶Ｓｉ層４と、から構成されてい
る。なお、ＳＯＩ基板１は、種々の製造方法により製造
することが可能であり、例えば、張り合わせ法、ＳＩＭ
ＯＸ(separation by Implanted oxygen)などにより製造
することも可能である。張り合わせ法とは、表面に絶縁
膜を有するシリコン基板を２つ準備し、これらのシリコ
ン基板の絶縁膜を互いに張り合わせることによりＳＯＩ
基板を製造する方法である。ＳＩＭＯＸとは、単結晶シ
リコン基板中に酸素を高濃度にイオン注入してシリコン
基板内部に酸化膜を形成することによりＳＯＩ基板を製
造する方法である。
Ｉ基板１は、単結晶シリコンからなる支持基板２と、こ
の支持基板２上に形成された絶縁膜３と、この絶縁膜３
上に形成された単結晶Ｓｉ層４と、から構成されてい
る。なお、ＳＯＩ基板１は、種々の製造方法により製造
することが可能であり、例えば、張り合わせ法、ＳＩＭ
ＯＸ(separation by Implanted oxygen)などにより製造
することも可能である。張り合わせ法とは、表面に絶縁
膜を有するシリコン基板を２つ準備し、これらのシリコ
ン基板の絶縁膜を互いに張り合わせることによりＳＯＩ
基板を製造する方法である。ＳＩＭＯＸとは、単結晶シ
リコン基板中に酸素を高濃度にイオン注入してシリコン
基板内部に酸化膜を形成することによりＳＯＩ基板を製
造する方法である。
【００１４】次に、図１に示すように、単結晶Ｓｉ層４
は、完全空乏型ＳＯＩデバイスを形成するための領域４
ａと部分空乏型ＳＯＩデバイスを形成するための領域４
ｂを有しており、単結晶Ｓｉ層４の全面上にパッド酸化
膜（ＳｉＯ2膜）５を形成する。次に、このパッド酸化
膜５上にＣＶＤ（Chemical Vapor Deposition）法によ
りシリコン窒化膜６を形成する。
は、完全空乏型ＳＯＩデバイスを形成するための領域４
ａと部分空乏型ＳＯＩデバイスを形成するための領域４
ｂを有しており、単結晶Ｓｉ層４の全面上にパッド酸化
膜（ＳｉＯ2膜）５を形成する。次に、このパッド酸化
膜５上にＣＶＤ（Chemical Vapor Deposition）法によ
りシリコン窒化膜６を形成する。
【００１５】この後、シリコン窒化膜６上にフォトレジ
スト膜を塗布し、露光、現像することにより、シリコン
窒化膜６上には完全空乏型ＳＯＩデバイス形成領域４ａ
を開口したレジストパターン７が形成される。次に、レ
ジストパターン７をマスクとしてシリコン窒化膜６をエ
ッチングする。これにより、シリコン窒化膜６には完全
空乏型ＳＯＩデバイス形成領域４ａが開口される。
スト膜を塗布し、露光、現像することにより、シリコン
窒化膜６上には完全空乏型ＳＯＩデバイス形成領域４ａ
を開口したレジストパターン７が形成される。次に、レ
ジストパターン７をマスクとしてシリコン窒化膜６をエ
ッチングする。これにより、シリコン窒化膜６には完全
空乏型ＳＯＩデバイス形成領域４ａが開口される。
【００１６】次に、レジストパターン７及びシリコン窒
化膜６をマスクとして単結晶Ｓｉ層４にボロン（Ｂ）イ
オン９をイオン注入する。これにより、単結晶Ｓｉ層の
完全空乏型ＳＯＩデバイス形成領域４ａにＰ型不純物が
導入される。
化膜６をマスクとして単結晶Ｓｉ層４にボロン（Ｂ）イ
オン９をイオン注入する。これにより、単結晶Ｓｉ層の
完全空乏型ＳＯＩデバイス形成領域４ａにＰ型不純物が
導入される。
【００１７】この後、図２に示すように、レジストパタ
ーン７を剥離した後、シリコン窒化膜６をマスクとして
単結晶Ｓｉ層４を熱酸化することにより、完全空乏型Ｓ
ＯＩデバイス形成領域４ａにおける単結晶Ｓｉ層には厚
い酸化膜であるＬＯＣＯＳ酸化膜１１が形成される。こ
のＬＯＣＯＳ酸化膜１１は、完全空乏型ＳＯＩデバイス
形成領域４ａにおける単結晶Ｓｉ層中のＳｉが酸素と反
応する熱酸化によって形成されたものである。従って、
完全空乏型ＳＯＩデバイス形成領域４ａにおける単結晶
Ｓｉ層とＬＯＣＯＳ酸化膜１１の界面は、部分空乏型Ｓ
ＯＩデバイス形成領域４ｂにおける単結晶Ｓｉ層の表面
に比べて低い位置に形成されることになる。
ーン７を剥離した後、シリコン窒化膜６をマスクとして
単結晶Ｓｉ層４を熱酸化することにより、完全空乏型Ｓ
ＯＩデバイス形成領域４ａにおける単結晶Ｓｉ層には厚
い酸化膜であるＬＯＣＯＳ酸化膜１１が形成される。こ
のＬＯＣＯＳ酸化膜１１は、完全空乏型ＳＯＩデバイス
形成領域４ａにおける単結晶Ｓｉ層中のＳｉが酸素と反
応する熱酸化によって形成されたものである。従って、
完全空乏型ＳＯＩデバイス形成領域４ａにおける単結晶
Ｓｉ層とＬＯＣＯＳ酸化膜１１の界面は、部分空乏型Ｓ
ＯＩデバイス形成領域４ｂにおける単結晶Ｓｉ層の表面
に比べて低い位置に形成されることになる。
【００１８】次に、図３に示すように、シリコン窒化膜
６を剥離した後、ＬＯＣＯＳ酸化膜１１をマスクとして
単結晶Ｓｉ層４にボロンイオン１２をイオン注入する。
これにより、単結晶Ｓｉ層の部分空乏型ＳＯＩデバイス
形成領域４ｂにＰ型不純物が導入される。
６を剥離した後、ＬＯＣＯＳ酸化膜１１をマスクとして
単結晶Ｓｉ層４にボロンイオン１２をイオン注入する。
これにより、単結晶Ｓｉ層の部分空乏型ＳＯＩデバイス
形成領域４ｂにＰ型不純物が導入される。
【００１９】この後、図４に示すように、ＬＯＣＯＳ酸
化膜１１を剥離する。これにより、完全空乏型ＳＯＩデ
バイス形成領域４ａにおける単結晶Ｓｉ層の上面を、部
分空乏型ＳＯＩデバイス形成領域４ｂにおける単結晶Ｓ
ｉ層の上面より低い位置に形成することができる。従っ
て、完全空乏型ＳＯＩデバイス形成領域４ａの単結晶Ｓ
ｉ層の厚さを、部分空乏型ＳＯＩデバイス形成領域４ｂ
の単結晶Ｓｉ層の厚さより薄くすることができる。
化膜１１を剥離する。これにより、完全空乏型ＳＯＩデ
バイス形成領域４ａにおける単結晶Ｓｉ層の上面を、部
分空乏型ＳＯＩデバイス形成領域４ｂにおける単結晶Ｓ
ｉ層の上面より低い位置に形成することができる。従っ
て、完全空乏型ＳＯＩデバイス形成領域４ａの単結晶Ｓ
ｉ層の厚さを、部分空乏型ＳＯＩデバイス形成領域４ｂ
の単結晶Ｓｉ層の厚さより薄くすることができる。
【００２０】次に、単結晶Ｓｉ層４の全面上にパッド酸
化膜（ＳｉＯ2膜）１５を形成し、このパッド酸化膜１
５上にＣＶＤ法によりシリコン窒化膜１６を形成する。
化膜（ＳｉＯ2膜）１５を形成し、このパッド酸化膜１
５上にＣＶＤ法によりシリコン窒化膜１６を形成する。
【００２１】この後、シリコン窒化膜１６上にフォトレ
ジスト膜を塗布し、露光、現像することにより、シリコ
ン窒化膜１６上には素子分離領域を開口したレジストパ
ターン１７が形成される。この後、レジストパターン１
７をマスクとしてシリコン窒化膜１６をエッチングす
る。これにより、シリコン窒化膜１６に素子分離領域が
開口される。この素子分離領域は、完全空乏型ＳＯＩデ
バイス形成領域４ａと部分空乏型ＳＯＩデバイス形成領
域４ｂの境界に位置している。
ジスト膜を塗布し、露光、現像することにより、シリコ
ン窒化膜１６上には素子分離領域を開口したレジストパ
ターン１７が形成される。この後、レジストパターン１
７をマスクとしてシリコン窒化膜１６をエッチングす
る。これにより、シリコン窒化膜１６に素子分離領域が
開口される。この素子分離領域は、完全空乏型ＳＯＩデ
バイス形成領域４ａと部分空乏型ＳＯＩデバイス形成領
域４ｂの境界に位置している。
【００２２】次に、図５に示すように、レジストパター
ン１７を剥離した後、シリコン窒化膜１６をマスクとし
て単結晶Ｓｉ層４を熱酸化することにより、素子分離領
域における単結晶Ｓｉ層４には素子分離膜（ＬＯＣＯＳ
酸化膜）２１が形成される。
ン１７を剥離した後、シリコン窒化膜１６をマスクとし
て単結晶Ｓｉ層４を熱酸化することにより、素子分離領
域における単結晶Ｓｉ層４には素子分離膜（ＬＯＣＯＳ
酸化膜）２１が形成される。
【００２３】この後、図６に示すように、シリコン窒化
膜１６及びパッド酸化膜１５を剥離した後、単結晶Ｓｉ
層４の表面に熱酸化法によりゲート酸化膜２６を形成す
る。次に、このゲート酸化膜２６を含む全面上にポリシ
リコン膜を堆積し、このポリシリコン膜をパターニング
することにより、完全空乏型ＳＯＩデバイス形成領域４
ａのゲート酸化膜２６上にはゲート電極２７ａが形成さ
れ、部分空乏型ＳＯＩデバイス形成領域４ｂのゲート酸
化膜２６上にはゲート電極２７ｂが形成される。
膜１６及びパッド酸化膜１５を剥離した後、単結晶Ｓｉ
層４の表面に熱酸化法によりゲート酸化膜２６を形成す
る。次に、このゲート酸化膜２６を含む全面上にポリシ
リコン膜を堆積し、このポリシリコン膜をパターニング
することにより、完全空乏型ＳＯＩデバイス形成領域４
ａのゲート酸化膜２６上にはゲート電極２７ａが形成さ
れ、部分空乏型ＳＯＩデバイス形成領域４ｂのゲート酸
化膜２６上にはゲート電極２７ｂが形成される。
【００２４】次に、ゲート電極２７ａ，２７ｂをマスク
として低濃度のＮ型不純物イオンをイオン注入する。こ
の後、ゲート電極２７ａ，２７ｂを含む全面上にＣＶＤ
法によりシリコン酸化膜を堆積し、このシリコン酸化膜
を全面エッチングすることにより、ゲート電極２７ａ，
２７ｂそれぞれの側壁にはシリコン酸化膜からなるサイ
ドウォール３３ａ，３３ｂが形成される。
として低濃度のＮ型不純物イオンをイオン注入する。こ
の後、ゲート電極２７ａ，２７ｂを含む全面上にＣＶＤ
法によりシリコン酸化膜を堆積し、このシリコン酸化膜
を全面エッチングすることにより、ゲート電極２７ａ，
２７ｂそれぞれの側壁にはシリコン酸化膜からなるサイ
ドウォール３３ａ，３３ｂが形成される。
【００２５】次に、サイドウォール３３ａ，３３ｂ及び
ゲート電極２７ａ，２７ｂをマスクとしてＮ型不純物イ
オンをイオン注入する。この後、ＳＯＩ基板１にアニー
ルを施すことにより、完全空乏型ＳＯＩデバイス形成領
域４ａ及び部分空乏型ＳＯＩデバイス形成領域４ｂそれ
ぞれの単結晶Ｓｉ層には低濃度のＮ型拡散層３５ａ，３
５ｂ及びソース／ドレイン領域のＮ型拡散層３６ａ，３
７ａ，３６ｂ，３７ｂが形成される。このようにして完
全空乏型ＳＯＩデバイス形成領域には高速・低耐圧トラ
ンジスタとしての完全空乏型ＭＯＳトランジスタが形成
され、部分空乏型ＳＯＩデバイス形成領域には高耐圧ト
ランジスタとしての部分空乏型ＭＯＳトランジスタが形
成される。
ゲート電極２７ａ，２７ｂをマスクとしてＮ型不純物イ
オンをイオン注入する。この後、ＳＯＩ基板１にアニー
ルを施すことにより、完全空乏型ＳＯＩデバイス形成領
域４ａ及び部分空乏型ＳＯＩデバイス形成領域４ｂそれ
ぞれの単結晶Ｓｉ層には低濃度のＮ型拡散層３５ａ，３
５ｂ及びソース／ドレイン領域のＮ型拡散層３６ａ，３
７ａ，３６ｂ，３７ｂが形成される。このようにして完
全空乏型ＳＯＩデバイス形成領域には高速・低耐圧トラ
ンジスタとしての完全空乏型ＭＯＳトランジスタが形成
され、部分空乏型ＳＯＩデバイス形成領域には高耐圧ト
ランジスタとしての部分空乏型ＭＯＳトランジスタが形
成される。
【００２６】上記実施の形態によれば、単結晶Ｓｉ層４
上に、完全空乏型ＳＯＩデバイス形成領域４ａを開口し
たシリコン窒化膜６を設け、シリコン窒化膜６をマスク
として単結晶Ｓｉ層４を熱酸化することにより、完全空
乏型ＳＯＩデバイス形成領域４ａにおける単結晶Ｓｉ層
に厚い酸化膜であるＬＯＣＯＳ酸化膜１１を形成してい
る。そして、このＬＯＣＯＳ酸化膜１１を剥離すること
により、図４に示すように、完全空乏型ＳＯＩデバイス
形成領域４ａの単結晶Ｓｉ層の厚さを、部分空乏型ＳＯ
Ｉデバイス形成領域４ｂの単結晶Ｓｉ層の厚さより薄く
することができる。従って、完全空乏型ＭＯＳトランジ
スタと部分空乏型ＭＯＳトランジスタを自己整合的に作
り分けることができる。これにより、従来の半導体装置
の製造方法に比べて製造工程を簡略化でき、製造コスト
を低減することができる。
上に、完全空乏型ＳＯＩデバイス形成領域４ａを開口し
たシリコン窒化膜６を設け、シリコン窒化膜６をマスク
として単結晶Ｓｉ層４を熱酸化することにより、完全空
乏型ＳＯＩデバイス形成領域４ａにおける単結晶Ｓｉ層
に厚い酸化膜であるＬＯＣＯＳ酸化膜１１を形成してい
る。そして、このＬＯＣＯＳ酸化膜１１を剥離すること
により、図４に示すように、完全空乏型ＳＯＩデバイス
形成領域４ａの単結晶Ｓｉ層の厚さを、部分空乏型ＳＯ
Ｉデバイス形成領域４ｂの単結晶Ｓｉ層の厚さより薄く
することができる。従って、完全空乏型ＭＯＳトランジ
スタと部分空乏型ＭＯＳトランジスタを自己整合的に作
り分けることができる。これにより、従来の半導体装置
の製造方法に比べて製造工程を簡略化でき、製造コスト
を低減することができる。
【００２７】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、完全空乏型ＳＯＩデバイス形成領
域４ａと部分空乏型ＳＯＩデバイス形成領域４ｂの境界
における単結晶Ｓｉ層４に素子分離膜２１を形成してい
るが、この素子分離膜２１を形成することなく、完全空
乏型トランジスタ及び部分空乏型トランジスタを同一Ｓ
ＯＩ基板１に製作することも可能である。
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、完全空乏型ＳＯＩデバイス形成領
域４ａと部分空乏型ＳＯＩデバイス形成領域４ｂの境界
における単結晶Ｓｉ層４に素子分離膜２１を形成してい
るが、この素子分離膜２１を形成することなく、完全空
乏型トランジスタ及び部分空乏型トランジスタを同一Ｓ
ＯＩ基板１に製作することも可能である。
【００２８】また、上記実施の形態では、完全空乏型Ｍ
ＯＳトランジスタ及び部分空乏型ＭＯＳトランジスタを
ともにＰチャンネルトランジスタとしているが、ともに
Ｎチャンネルトランジスタとすることも可能であり、完
全空乏型ＭＯＳトランジスタをＮチャンネルトランジス
タとし、部分空乏型ＭＯＳトランジスタをＰチャンネル
トランジスタとすることも可能であり、完全空乏型ＭＯ
ＳトランジスタをＰチャンネルトランジスタとし、部分
空乏型ＭＯＳトランジスタをＮチャンネルトランジスタ
とすることも可能である。
ＯＳトランジスタ及び部分空乏型ＭＯＳトランジスタを
ともにＰチャンネルトランジスタとしているが、ともに
Ｎチャンネルトランジスタとすることも可能であり、完
全空乏型ＭＯＳトランジスタをＮチャンネルトランジス
タとし、部分空乏型ＭＯＳトランジスタをＰチャンネル
トランジスタとすることも可能であり、完全空乏型ＭＯ
ＳトランジスタをＰチャンネルトランジスタとし、部分
空乏型ＭＯＳトランジスタをＮチャンネルトランジスタ
とすることも可能である。
【００２９】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、単結晶Ｓｉ層上に、完全空乏
型ＳＯＩデバイス形成領域が開口されたマスク膜を形成
し、このマスク膜をマスクとして単結晶Ｓｉ層を熱酸化
することにより、単結晶Ｓｉ層における完全空乏型ＳＯ
Ｉデバイス形成領域に厚い酸化膜を形成している。した
がって、同一ＳＯＩ基板上で完全空乏型デバイスと部分
空乏型デバイスを自己整合的に作り分けることができ、
それにより製造工程を簡略化することができる。
装置の製造方法によれば、単結晶Ｓｉ層上に、完全空乏
型ＳＯＩデバイス形成領域が開口されたマスク膜を形成
し、このマスク膜をマスクとして単結晶Ｓｉ層を熱酸化
することにより、単結晶Ｓｉ層における完全空乏型ＳＯ
Ｉデバイス形成領域に厚い酸化膜を形成している。した
がって、同一ＳＯＩ基板上で完全空乏型デバイスと部分
空乏型デバイスを自己整合的に作り分けることができ、
それにより製造工程を簡略化することができる。
【図１】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図１の次の工程を示す断面図であ
る。
法を示すものであり、図１の次の工程を示す断面図であ
る。
【図３】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図２の次の工程を示す断面図であ
る。
法を示すものであり、図２の次の工程を示す断面図であ
る。
【図４】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図３の次の工程を示す断面図であ
る。
法を示すものであり、図３の次の工程を示す断面図であ
る。
【図５】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図４の次の工程を示す断面図であ
る。
法を示すものであり、図４の次の工程を示す断面図であ
る。
【図６】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図５の次の工程を示す断面図であ
る。
法を示すものであり、図５の次の工程を示す断面図であ
る。
１ ＳＯＩ基板 ２ 支持基板 ３ 絶縁膜 ４ 単結晶Ｓｉ層 ４ａ 完全空乏型ＳＯＩデバイス形成領域 ４ｂ 部分空乏型ＳＯＩデバイス形成領域 ５，１５ パッド酸化膜（ＳｉＯ2膜） ６，１６ シリコン窒化膜 ７，１７ レジストパターン ９，１２ ボロンイオン １１ ＬＯＣＯＳ酸化膜（厚い酸化膜） ２１ 素子分離膜 ２６ ゲート酸化膜 ２７ａ，２７ｂ ゲート電極 ３３ａ，３３ｂ サイドウォール ３５ａ，３５ｂ 低濃度のＮ型拡散層 ３６ａ，３６ｂ ソース拡散層 ３７ａ，３７ｂ ドレイン拡散層
フロントページの続き Ｆターム(参考） 5F048 AC01 BA09 BA16 BA19 BB05 BC06 BG01 BG12 DA25 5F110 AA16 BB04 CC02 DD05 DD13 EE09 EE32 FF02 FF23 GG02 GG12 GG32 GG52 HJ13 HJ23 HM15 NN62 NN66 NN78 QQ11 QQ17
Claims (2)
- 【請求項１】 ＳＯＩ基板に完全空乏型ＳＯＩデバイス
及び部分空乏型ＳＯＩデバイスを形成する半導体装置の
製造方法であって、 支持基板、その上に形成された絶縁膜及びその上に形成
された単結晶Ｓｉ層を有するＳＯＩ基板を準備する工程
と、 単結晶Ｓｉ層上に、部分空乏型ＳＯＩデバイス形成領域
が覆われ完全空乏型ＳＯＩデバイス形成領域が開口され
たマスク膜を形成する工程と、 このマスク膜をマスクとして単結晶Ｓｉ層を熱酸化する
ことにより、単結晶Ｓｉ層における完全空乏型ＳＯＩデ
バイス形成領域に厚い酸化膜を形成する工程と、 マスク膜を剥離する工程と、 厚い酸化膜を剥離する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記厚い酸化膜を剥離する工程の後に、
単結晶Ｓｉ層の表面にゲート絶縁膜を形成し、このゲー
ト絶縁膜上にゲート電極を形成し、このゲート電極をマ
スクとして単結晶Ｓｉ層に不純物イオンを注入し、単結
晶Ｓｉ層にアニールを施すことにより、単結晶Ｓｉ層に
ソース／ドレイン領域の拡散層を形成する工程をさらに
含むことを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306138A JP2002118263A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306138A JP2002118263A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002118263A true JP2002118263A (ja) | 2002-04-19 |
Family
ID=18786877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000306138A Withdrawn JP2002118263A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002118263A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245167A (ja) * | 2005-03-02 | 2006-09-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN100346472C (zh) * | 2003-03-12 | 2007-10-31 | 台湾积体电路制造股份有限公司 | 具多厚度绝缘层上半导体的结构及其形成方法 |
| CN100421255C (zh) * | 2004-04-28 | 2008-09-24 | 台湾积体电路制造股份有限公司 | 完全耗尽型soi多临界电压应用 |
-
2000
- 2000-10-05 JP JP2000306138A patent/JP2002118263A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100346472C (zh) * | 2003-03-12 | 2007-10-31 | 台湾积体电路制造股份有限公司 | 具多厚度绝缘层上半导体的结构及其形成方法 |
| CN100421255C (zh) * | 2004-04-28 | 2008-09-24 | 台湾积体电路制造股份有限公司 | 完全耗尽型soi多临界电压应用 |
| JP2006245167A (ja) * | 2005-03-02 | 2006-09-14 | Toshiba Corp | 半導体装置及びその製造方法 |
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