JPH0530064B2 - - Google Patents

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JPH0530064B2
JPH0530064B2 JP59167245A JP16724584A JPH0530064B2 JP H0530064 B2 JPH0530064 B2 JP H0530064B2 JP 59167245 A JP59167245 A JP 59167245A JP 16724584 A JP16724584 A JP 16724584A JP H0530064 B2 JPH0530064 B2 JP H0530064B2
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Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明は、半導体フイルムに溝を設けることに
より互いに分離されたトランジスタを得る半導体
装置の製造方法に関する。 〔従来技術とその問題点〕 集積回路を設計する際には、互いに隣接した回
路素子間の分離を考慮に入れなければならない。
先ず、隣接した素子を分離するためにpn接合形
が用いられた。そして、最近は局所酸化の技術に
より隣接した回路素子間の横方向分離を達成して
いた。これらの技術が実用されているけれども、
回路素子を二酸化シリコンの絶縁層で完全に包囲
する具体的な手段が全体的な隔離を提供するもの
として模索されていた。 伝統的な誘電体分離技術は厳しい機械研磨を必
要とする。回路素子の集積度が低く、且つそのコ
ストも高いので、この技術は、集積回路の放熱を
強くするような特定の応用分野にのみ限定されて
いた。また、サフアイヤ上のシリコン素子
（SOS）は広範囲に開発されているが、基板のコ
ストが高く、その品質も限定されているので利用
分野が制限されている。さらに、絶縁層上に沈積
されたシリコン・フイルムの溶解及び再結晶期間
に遭遇する厳密な温度傾斜を持たせることが主た
る制限となつていた。 〔発明の目的〕 したがつて、本発明は横方向の溝部分離を採用
し、絶縁層上におけるCVDにより形成されたエ
ピタキシヤル・フイルム中の隣接素子の全体的誘
電体分離を形成する新規な分離技術を提供するも
のである。そのプロセスは平坦な表面の最終構造
をもつ標準のVLSI製造プロセスに適合している。 〔発明の概要〕 本発明の一実施例によれば、約0.5−1.0マイク
ロメータの厚さで、エピタキシヤルに沈積された
フイルムは、局所酸化（LOCOS）又は側壁マス
クされた分離（SWAMI）のような従来の横方向
分離技術で分離されているが、より厚いフイルム
に対しては他の技術が要求される。溝による分離
は、溝部は下部の酸化層に向かつてシリコンを数
マイクロメータ程度介してエツチングすることが
できるので、これら厚いフイルムに対して適合す
る。
【実施例】
第１Ａ−１Ｅ図は本発明の実施例による一連の
工程の一部を示す側断面図である。先ず、第１Ａ
図において、シリコン基板１００上に例えば二酸
化シリコンから成る絶縁層１３０が形成される。
図示されていないが、ホトレジストを含むマスク
層が前記絶縁層１３０のある特定の領域にわたり
被覆される。次に、絶縁層１３０は基板１００の
領域１３１の部分が例えばフツ化水素酸水溶液で
除去される。又、ホトレジスト・マスク（図示せ
ず）はその後のプロセスのために除去される。 第１Ｂ図において、第１エピタキシヤル層１４
０は基板１００の領域にわたり形成され、そして
絶縁層１３０の上面１４２の部分に延びる。例え
ばエピタキシヤル層１４０はCVD法をわずかに
変形したエピタキシヤル成長法で形成される。 この変形は本出願人が出願した特開昭62−
52016号にも紹介されているが、これは二酸化シ
リコン絶縁層１３０上における多結晶シリコン核
を抑圧するために、塩素ガス（HCL）の追加を
伴うシランの熱分解を使用している。 第１Ｃ図において、第２エピタキシヤル層１５
０が、絶縁層１３０の露出された残り表面部分に
わたり形成される。そして、それは前記第１エピ
タキシヤル層１４０と実質的に平坦な表面を形成
し、また絶縁層１３０の部分を埋める。明瞭化の
ために、第２エピタキシヤル層１５０は分離して
示されているけれども、第２エピタキシヤル層１
５０は単一層１５５を形成するための第１エピタ
キシヤル層１４０の延長部分である。 第１Ｄ図において、ホトレジストを含むマスク
層（図示せず）は、前記エピタキシヤルの単一層
１５５のある選択された領域上に被覆される。溝
１５１，１５２は例えば反応性イオン・エツチン
グにより前記エピタキシヤルの単一層１５５の部
分に形成される。溝１５１，１５２はエピタキシ
ヤルの単一層１５５の全厚さだけ絶縁層１３０に
向つてエツチングされる。ホトレジストのマスク
層（図示せず）は、次に、引き続き除去される。 第１Ｅ図において、溝１５１，１５２の側壁に
は、絶縁用の酸化層１６０が形成される。次に、
溝１５１，１５２の残りの部分はCVD法により
多結晶シリコン１７０で埋められる。エピタキシ
ヤル層１５５の露出上表面１８０上に形成した絶
縁酸化層１６０およびCVD多結晶シリコン１７
０は化学的湿式エツチング、反応性イオンエツチ
ングによりそれぞれ除去される。溝の側壁の酸化
後に溝１５１，１５２を満たすのに適合する他の
物質は二酸化シリコン、窒化シリコン、およびこ
れらの結合体である。 第２図は本発明の製法を用いて製造したＣ−
MOS構造を示す側断面図である。図は、高電圧
スイツチング素子又はCMOS素子の製造におい
て、絶縁層１２５（SOI）上に成長した単結晶シ
リコンフイルム１２０の応用を示しており、Ｐチ
ヤネルトランジスタ１１０はシリコンフイルム１
２０中に置かれ、そして酸化物１４０によつて完
全にｎチヤネルトランジスタ１３０から隔離され
ており、これら素子間のラツチアツプ（latch
up：ゲート電圧にかかわらずある特定状態に保
たれてしまうこと）を除去する。この構造体は、
一方のトランジスタを絶縁領域で完全に囲まれた
エピタキシヤル層内に形成し、他方のトランジス
タを半導体基板に接続されているエピタキシヤル
層内に形成することが必要な実際の応用に使用し
て極めて有用である。 〔発明の効果〕 以上の説明より明らかなように、通常のVLSI
技術のみを使用してシリコン島の隔離を行うこと
ができる。溝と下部の酸化フイルムとにより側壁
を作り、これによりラツチアツプのない、隔離構
造体を形成できる。
【図面の簡単な説明】
第１Ａから第１Ｅ図は本発明の一実施例による
工程の一部を示す半導体装置の側断面図、第２図
は本発明による製法を用いて製造したによる
CMOSの側断面図である。 １００…シリコン基板、１１０…ｐチヤネル、
１１５…ｎチヤネル、１２０…シリコン・フイル
ム、１３０…絶縁層、１４０…第１エピタキシヤ
ル層、１５０…第２エピタキシヤル層、１５５…
単一層、１５１，１５２…溝、１６０…絶縁性酸
化層、１７０…多結晶シリコン。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板上に二酸化シリコンの第１絶縁層
    を形成すること、前記第１絶縁層のある領域を除
    去して前記半導体基板の露出領域によつて囲まれ
    た複数個の第１絶縁領域を形成すること、前記露
    出領域上および前記第１絶縁領域の周辺部上に第
    １エピタキシヤル層を形成すること、前記第１絶
    縁領域上に第２エピタキシヤル層を形成して前記
    第１絶縁領域の上部を埋めると共に前記第１エピ
    タキシヤル層とにより単一層を形成し、且つ前記
    半導体基板の上表面とほぼ並行な平坦な面を形成
    すること、前記第１絶縁領域上の前記第２エピタ
    キシヤル層の一部を前記第１絶縁領域の上表面ま
    で除去して前記第２エピタキシヤル層内に溝を形
    成すること、前記溝の側壁に二酸化シリコンの第
    ２絶縁層を形成すること、前記溝を絶縁物質で満
    たすこと、前記溝と前記第１絶縁領域とで完全に
    囲まれた島部を形成すること、前記島部内に第１
    トランジスタを形成すること、前記島部と島部と
    の間の非絶縁領域内に第２トランジスタを形成す
    ること、を含む半導体装置の製法。
JP59167245A 1983-08-12 1984-08-09 半導体装置の製法 Granted JPS6052037A (ja)

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JPS6052037A JPS6052037A (ja) 1985-03-23
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